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J-GLOBAL ID：200903068672462362

半導体装置の製造方法

Inventor： 長野 能久 ,  藤井 英治 ,  上本 康裕
Applicant, Patent owner： 松下電子工業株式会社
Agent (1)： 滝本 智之 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995329999
Publication number (International publication number)：1997172150
Application date： Dec. 19, 1995
Publication date： Jun. 30, 1997
Summary：

【要約】【課題】 配線層形成により発生するストレスによる高誘電体または強誘電体を容量絶縁膜とする容量素子のリーク電流の増加および絶縁耐圧の低下を防止する。【解決手段】 半導体集積回路が作り込まれたシリコン基板1上に高誘電体膜または強誘電体膜を容量絶縁膜とする容量素子6、容量素子用保護絶縁膜7、コンタクトホール8を形成し、次に、全面を第1の配線層9で覆った後、第1の熱処理を温度450°Cで60分、窒素雰囲気中において行う。次に、全面に第2の配線層10を形成した後、第1および第2の配線層をエッチングし、最後に、第2の熱処理をすることにより容量素子に加わるストレスを低減し、容量素子の特性劣化を防止する。

Claim (excerpt)：

少なくとも高誘電率を有する誘電体膜または強誘電体膜を容量絶縁膜とする容量素子が形成された半導体基板に第1の配線層を形成する工程と、前記半導体基板に第1の熱処理を行う工程と、前記第1の配線層上に第2の配線層を形成する工程と、前記第1の配線層および前記第2の配線層を選択的にエッチングする工程と、前記半導体基板に第2の熱処理を行う工程とを有することを特徴とする半導体装置の製造方法。

IPC (8)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 27/10 451 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (4)：

H01L 27/10 651 ,  H01L 27/10 451 ,  H01L 27/04 C ,  H01L 29/78 371

Patent cited by the Patent：

Cited by examiner (2)

• 半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平5-194618   Applicant：松下電子工業株式会社
• 半導体装置
  Gazette classification：公開公報   Application number：特願平4-107697   Applicant：富士通株式会社