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J-GLOBAL ID：200903068870421213

半導体装置及びその製造方法

Inventor：
中村 俊二

About 中村 俊二


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 北野 好人
Gazette classification：公開公報
Application number (International application number)：1997185263
Publication number (International publication number)：1998189912
Application date： Jul. 10, 1997
Publication date： Jul. 21, 1998
Summary：
【要約】【課題】 単純な構造及び製造工程によってメモリセルを形成しうるとともに、周辺回路領域のコンタクト形成プロセスとの整合性に優れたメモリセルを有する半導体装置及びその製造方法を提供する。【解決手段】 半導体基板10上にメモリセル領域と周辺回路領域とを有する半導体装置において、メモリセル領域に形成された転送トランジスタと、転送トランジスタの一方の拡散層20に接続され、第1の導電層からなる蓄積電極46と、蓄積電極46の側壁を覆う誘電体膜52と、誘電体膜52上に形成された対向電極56とを有するキャパシタと、第1の導電層からなり、半導体基板10の周辺回路領域に接続された導電体プラグ48と、導電体プラグ48に電気的に接続された第1の配線62とによって半導体装置を構成する。
Claim (excerpt)：
半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置において、前記メモリセル領域に形成された転送トランジスタと、前記転送トランジスタの一方の拡散層に接続され、第1の導電層からなる蓄積電極と、前記蓄積電極の側壁を覆う誘電体膜と、前記誘電体膜上に形成された対向電極とを有するキャパシタと、前記第1の導電層からなり、前記半導体基板の前記周辺回路領域に接続された第1の導電体プラグと、前記第1の導電体プラグに電気的に接続された第1の配線とを有することを特徴とする半導体装置。
IPC (4)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 27/04 ,  H01L 21/822
FI (4)：
H01L 27/10 681 F ,  H01L 27/04 C ,  H01L 27/10 621 C ,  H01L 27/10 621 B
Patent cited by the Patent：
Cited by examiner (3)

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