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J-GLOBAL ID：200903069130703246

半導体素子の製造方法

Inventor：
宇佐見 隆志

About 宇佐見 隆志


Applicant, Patent owner：
沖電気工業株式会社

About 沖電気工業株式会社


Agent (1)： 鈴木 敏明
Gazette classification：公開公報
Application number (International application number)：1993170273
Publication number (International publication number)：1995029905
Application date： Jul. 09, 1993
Publication date： Jan. 31, 1995
Summary：
【要約】【目的】 本発明は、半導体素子の製造における層間絶縁膜の平坦化の方法に関するもので、特に層間絶縁膜としてO3 TEOS-SiO2 膜を第1層配線パターンの上に形成する場合の段差をより低減して平坦化を図ることを目的とする。【構成】 本発明は、前記O3 TEOS-SiO2 膜24を形成する前に、その下地として前記膜24の成長を遅らせる作用のあるSiOx Fy 膜23を第1層配線22上に形成するようにしたものである。
Claim (excerpt)：
半導体基板上に絶縁膜を形成する際、該絶縁膜形成の前に、その下地として、所定部分にその他の部分より前記絶縁膜の成長を遅らせる作用をする材料の膜を形成することを特徴とする半導体素子の製造方法。
IPC (4)：
H01L 21/3205 ,  H01L 21/205 ,  H01L 21/31 ,  H01L 21/768
FI (3)：
H01L 21/88 K ,  H01L 21/31 C ,  H01L 21/90 K
Patent cited by the Patent：
Cited by applicant (7)
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Cited by examiner (7)
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