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J-GLOBAL ID：200903069158955470

半導体集積回路装置の製造方法

Inventor： 松田 安司 ,  三浦 英生 ,  山本 裕彦 ,  小林 正道 ,  池田 修二 ,  高松 朗 ,  鈴木 範夫 ,  清水 博文 ,  吉田 安子 ,  福田 和司 ,  堀部 晋一 ,  野添 俊夫
Applicant, Patent owner： 株式会社日立製作所 ,  株式会社日立超エル・エス・アイ・システムズ
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1997112467
Publication number (International publication number)：1998303289
Application date： Apr. 30, 1997
Publication date： Nov. 13, 1998
Summary：

【要約】【課題】 素子分離溝の形状を最適化して素子の微細化を推進すると共に電気的特性を向上させる。【解決手段】 溝4aの側壁に露出した酸化シリコン膜2をエッチングして活性領域側に後退させるときの後退量を、後の熱酸化工程で溝4aの内壁に形成する酸化シリコン膜5の膜厚(Tr)と同等もしくはそれ以上で、かつこの膜厚(Tr)の2倍もしくはそれ以下の寸法の範囲内とする。また、酸化シリコン膜5の膜厚(Tr)が酸化シリコン膜2の膜厚(Tp)よりも厚く、かつこの膜厚(Tp)の3倍もしくはそれ以下の範囲内(Tp<Tr≦3Tp)となるように熱処理時間を制御することにより、1000°C以下の低温熱処理で溝4aの肩部に丸みを付ける。

Claim (excerpt)：

以下の工程を含むことを特徴とする半導体集積回路装置の製造方法;(a)半導体基板を熱酸化してその主面に第1の酸化シリコン膜を形成した後、前記第1の酸化シリコン膜上に窒化シリコン膜を堆積し、次いで、素子分離領域の前記窒化シリコン膜、前記第1の酸化シリコン膜および前記半導体基板を選択的にエッチングすることにより、前記半導体基板の主面に溝を形成する工程、(b)前記溝の内壁に露出した前記第1の酸化シリコン膜をエッチングすることにより、前記第1の酸化シリコン膜を、後の熱酸化工程で前記溝の内壁に形成される第2の酸化シリコン膜の膜厚と同等もしくはそれ以上、かつこの膜厚の2倍もしくはそれ以下の寸法の範囲内で活性領域側に後退させる工程、(c)前記半導体基板を熱酸化することにより、前記溝の内壁に、前記第1の酸化シリコン膜の膜厚よりも厚く、かつこの膜厚の3倍もしくはそれ以下の膜厚を有する第2の酸化シリコン膜を形成すると共に、前記溝の肩部に丸みを付ける工程、(d)前記半導体基板の主面上に第3の酸化シリコン膜を堆積して前記溝を前記第3の酸化シリコン膜で埋め込む工程、(e)前記半導体基板を熱処理することにより、前記溝に埋め込まれた前記第3の酸化シリコン膜を焼き締める工程、(f)前記窒化シリコン膜の上部の前記第3の酸化シリコン膜を除去して前記溝の内部のみに残すことにより、前記第3の酸化シリコン膜が埋め込まれた素子分離溝を形成する工程、(g)前記素子分離溝によって周囲を規定された活性領域の表面の前記窒化シリコン膜を除去した後、前記活性領域に半導体素子を形成する工程。

Patent cited by the Patent：

Cited by examiner (3)

• 特開昭58-031531
  
• 特開昭62-112345
  
• 特開平2-260660