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J-GLOBAL ID：200903069648537226

ヘテロ接合電界効果トランジスタ

Inventor： 安藤 裕二 ,  宮本 広信 ,  岩田 直高 ,  松永 高治 ,  葛原 正明 ,  笠原 健資 ,  国弘 和明 ,  高橋 裕之 ,  中山 達峰 ,  羽山 信幸 ,  大野 泰夫
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 稲垣 清
Gazette classification：公開公報
Application number (International application number)：2000088973
Publication number (International publication number)：2001274375
Application date： Mar. 28, 2000
Publication date： Oct. 05, 2001
Summary：

【要約】【課題】 ソース抵抗及びドレイン抵抗を低減し、高出力特性及び雑音特性に優れたヘテロ接合電界効果トランジスタを提供する。【解決手段】 ヘテロ接合電界効果トランジスタは、基板10上に順次に形成された、In<SB>x</SB>Ga<SB>1-x</SB>N(0≦x≦1)から成るチャネル層12、Al<SB>y</SB>Ga<SB>1-y</SB>N(0<y≦1)から成る電子供給層13、中間層14、及び、GaNから成るn形キャップ層15を有し、ゲート絶縁層13に接してゲート電極9が、n形キャップ層15に接してソース電極8S及びドレイン電極8Dが夫々形成されており、中間層14が、少なくとも1層のn形不純物層を含んでいる。これにより、電子供給層13とn形キャップ層15との間に発生する分極負電荷を、中間層14のイオン化正電荷によって相殺できるので、電子に対するバリヤを低減し、ソース抵抗及びドレイン抵抗を低減することができる。

Claim (excerpt)：

基板上に順次に形成された、In<SB>x</SB>Ga<SB>1-x</SB>N(0≦x≦1)から成るチャネル層、Al<SB>y</SB>Ga<SB>1-y</SB>N(0<y≦1)から成る電子供給層、中間層、及び、GaNから成るn形キャップ層を有し、前記電子供給層に接してゲート電極が、前記n形キャップ層に接してソース電極及びドレイン電極が夫々形成されたヘテロ接合電界効果トランジスタであって、前記中間層が、1層のn形不純物層、又は、少なくとも1層のn形不純物層を含む積層膜として形成されることを特徴とするヘテロ接合電界効果トランジスタ。

IPC (3)：

H01L 29/778 ,  H01L 21/338 ,  H01L 29/812

F-Term (24)：

5F102FA00 ,  5F102FA02 ,  5F102FA03 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GL16 ,  5F102GL20 ,  5F102GM04 ,  5F102GM10 ,  5F102GN00 ,  5F102GN04 ,  5F102GN08 ,  5F102GN10 ,  5F102GQ01 ,  5F102GR01 ,  5F102GR04 ,  5F102GR15 ,  5F102HC01 ,  5F102HC04

Patent cited by the Patent：

Cited by examiner (2)

• ヘテロ接合電界効果トランジスタ
  Gazette classification：公開公報   Application number：特願平9-142221   Applicant：ソニー株式会社
• 電界効果型半導体装置
  Gazette classification：公開公報   Application number：特願平9-005085   Applicant：松下電子工業株式会社