Pat
J-GLOBAL ID:200903069879303120
半導体装置
Inventor:
,
,
,
Applicant, Patent owner:
Agent (1):
玉村 静世
Gazette classification:公開公報
Application number (International application number):2002016466
Publication number (International publication number):2003218212
Application date: Jan. 25, 2002
Publication date: Jul. 31, 2003
Summary:
【要約】【課題】 不揮発性メモリユニットと可変論理ユニットを搭載する半導体装置において低電圧動作での高速化を実現する。【解決手段】 書換え可能な不揮発性メモリセルを有する不揮発性メモリユニット(8)と、複数の記憶セルにロードされる論理構成定義データに従って論理機能が決定される可変論理ユニット(3)とを有する。不揮発性メモリセルは、選択MOSトランジスタ(第2のMOS型トランジスタ)とメモリMOSトランジスタ(第1のMOS型トランジスタ)とのスプリットゲート構造を前提とし、選択MOSトランジスタのゲート絶縁耐圧を、メモリMOSトランジスタのそれよりも低くし、或は、選択MOSトランジスタのゲート絶縁膜を高耐圧MOSトランジスタ(第4MOSトランジスタ)のそれよりも薄くする。選択MOSトランジスタのGmを高くすることができ、読出し電流を充分に取ることが可能になる。
Claim (excerpt):
書換え可能な複数の不揮発性メモリセルを有する不揮発性メモリユニットと、複数の記憶セルにロードされる論理構成定義データに従って論理機能が決定される可変論理ユニットと、を有し、前記不揮発性メモリセルは、情報記憶に用いる第1のMOS型トランジスタと前記第1のMOS型トランジスタを選択する第2のMOS型トランジスタとから成り、前記第1のMOS型トランジスタのゲート電極と第2のMOS型トランジスタのゲート電極との間の下に双方のトランジスタに共通の不純物領域電極を持たず、前記第2のMOS型トランジスタのゲート絶縁耐圧は、前記第1のMOS型トランジスタのゲート絶縁耐圧よりも低いことを特徴とする半導体装置。
IPC (12):
H01L 21/82
, G06F 15/78 510
, G06F 15/78
, G11C 16/04
, H01L 21/8238
, H01L 21/8247
, H01L 27/092
, H01L 27/10 461
, H01L 27/115
, H01L 29/788
, H01L 29/792
, H03K 19/173 101
FI (9):
G06F 15/78 510 A
, G06F 15/78 510 G
, H01L 27/10 461
, H03K 19/173 101
, H01L 21/82 A
, H01L 27/10 434
, H01L 29/78 371
, H01L 27/08 321 D
, G11C 17/00 623 A
F-Term (74):
5B025AA07
, 5B025AB01
, 5B025AC02
, 5B025AD04
, 5B025AD08
, 5B025AE05
, 5B025AE07
, 5B062CC03
, 5B062DD09
, 5F048AB01
, 5F048AC03
, 5F048BA01
, 5F048BB05
, 5F048BB08
, 5F048BB16
, 5F048BC06
, 5F048BE03
, 5F048BF06
, 5F048BF16
, 5F048BG01
, 5F048BG13
, 5F048DA24
, 5F048DA25
, 5F064AA08
, 5F064BB09
, 5F064BB13
, 5F064BB15
, 5F083EP02
, 5F083EP07
, 5F083EP17
, 5F083EP18
, 5F083EP22
, 5F083EP23
, 5F083EP34
, 5F083EP36
, 5F083EP37
, 5F083EP55
, 5F083EP56
, 5F083EP77
, 5F083EP79
, 5F083ER02
, 5F083ER09
, 5F083ER17
, 5F083ER19
, 5F083GA05
, 5F083GA09
, 5F083JA04
, 5F083JA35
, 5F083KA06
, 5F083NA01
, 5F083ZA12
, 5F083ZA13
, 5F083ZA15
, 5F101BA01
, 5F101BA29
, 5F101BA36
, 5F101BA45
, 5F101BA47
, 5F101BA54
, 5F101BB05
, 5F101BC11
, 5F101BD14
, 5F101BD22
, 5F101BD34
, 5F101BE02
, 5F101BE05
, 5F101BE07
, 5J042BA01
, 5J042BA09
, 5J042BA11
, 5J042CA07
, 5J042CA20
, 5J042DA03
, 5J042DA06
Patent cited by the Patent:
Cited by examiner (6)
-
制御用半導体集積回路およびそれを搭載する電子制御装置
Gazette classification:公開公報
Application number:特願平8-212907
Applicant:富士通テン株式会社
-
半導体記憶装置およびその制御方法
Gazette classification:公開公報
Application number:特願平10-040223
Applicant:株式会社東芝
-
読出し専用半導体メモリの製造方法
Gazette classification:公開公報
Application number:特願平4-199326
Applicant:日本電気株式会社
-
半導体集積回路装置
Gazette classification:公開公報
Application number:特願平10-039722
Applicant:株式会社日立製作所
-
半導体集積回路装置及びその製造方法
Gazette classification:公開公報
Application number:特願平8-231903
Applicant:株式会社日立製作所
-
半導体集積回路
Gazette classification:公開公報
Application number:特願2000-083246
Applicant:株式会社日立製作所
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