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J-GLOBAL ID：200903070939444053

三次元デバイスの一体化方法および一体化されたデバイス

Inventor：
エンキスト、ポール・エム

About エンキスト、ポール・エム


Applicant, Patent owner：
ジプトロニクス・インコーポレイテッド

About ジプトロニクス・インコーポレイテッド


Agent (1)： 鈴江 武彦 (外3名)
Gazette classification：公表公報
Application number (International application number)：2001569878
Publication number (International publication number)：2003528466
Application date： Mar. 22, 2001
Publication date： Sep. 24, 2003
Summary：
【要約】デバイス一体化方法及び一体化されたデバイスである。方法は、基板(20)を有する半導体デバイス(14)を、素子(10)に直接接着する工程、及び接着後に基板の一部を除去して半導体デバイスの残部を露出する工程を含む。素子は、放熱、インピーダンス整合に、又はRF分離に用いられる基板、アンテナ、及び受動素子からなる整合ネットワークの1つを含み得る。第1の放熱基板は、半導体デバイスの残部に接着することができる。配線(51)は、第1又は第2の基板を介して形成することができる。方法は、また、複数の半導体デバイス(165)を素子(163)に接着する工程を含むことができ、素子は、半導体デバイスが配置される凹部(167)を有してもよい。複数のコンタクト構造体を有する導体アレイ(78)は、半導体デバイス(77)の露出された表面に形成することができ、ヴィアは半導体デバイスを介してデバイス領域に形成することができ、配線(81,82,83)は、前記デバイス領域及び前記コンタクト構造体の間に形成することができる。
Claim (excerpt)：
第1の基板を有する第1の半導体デバイス上に第1の接着材料を形成する工程、 第2の基板を有する第1の素子上に第2の接着材料を形成する工程、 前記第1および第2の接着材料を直接接着する工程、 前記第1の基板の一部を除去して、前記第1の半導体デバイスの残部を露出する工程、および 前記一体化されたデバイスをパッケージに実装する工程を具備する一体化されたデバイスの製造方法。
IPC (4)：
H01L 27/00 301 ,  H01L 27/00 ,  H01L 21/02 ,  H01L 31/04
FI (4)：
H01L 27/00 301 C ,  H01L 27/00 301 B ,  H01L 21/02 B ,  H01L 31/04 Y
F-Term (5)：
5F051AA02 ,  5F051AA03 ,  5F051CB30 ,  5F051DA15 ,  5F051DA18
Patent cited by the Patent：
Cited by examiner (4)
  • 特開昭61-294846
  • 半導体集積回路装置の製造方法
    Gazette classification：公開公報   Application number：特願平9-028057   Applicant：山形日本電気株式会社
  • 3次元集積回路の製造方法
    Gazette classification：公開公報   Application number：特願平7-244734   Applicant：フラウンホッファー-ゲゼルシャフトツァフェルダールングデァアンゲヴァンテンフォアシュンクエー.ファオ.
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