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J-GLOBAL ID：200903071495232735

MOS電界効果トランジスタ

Inventor：
松浦 直樹

About 松浦 直樹


Applicant, Patent owner：
関西日本電気株式会社

About 関西日本電気株式会社


Gazette classification：公開公報
Application number (International application number)：1995013396
Publication number (International publication number)：1996204190
Application date： Jan. 31, 1995
Publication date： Aug. 09, 1996
Summary：
【要約】【目的】 単位面積当たりのオン電圧を低減する。【構成】 半導体基板21上にドレイン領域22とこのドレイン領域22上にベース領域23を形成し、ベース領域23内にソース領域24を形成し、これら領域内にドレイン領域22の一部に亘りトレンチ25を凹設してこのトレンチ内にシリコン酸化膜26を介してゲート電極27を埋設し、このゲート電極27と隣接する領域に亘り絶縁層間膜28を設けた単位セルを多数配列してなる縦型MOS電界効果トランジスタにおいて、単位セルのトレンチ25がソース領域24に交差状態で配置され、ソース領域24とベース領域23で所定のコンタクト面積を確保するソース電極29を設けたことを特徴とする。【効果】 ベース領域、ソース領域の境界線をトレンチに対して特定の配置状態で選定するので、MOS電界効果トランジスタの単位セルの幅寸法を小さくでき、単位面積当たりのオン電圧を低くできる。
Claim (excerpt)：
半導体基板(n+ 型)上にドレイン領域(n型半導体層)とこのドレイン領域上にベース領域(p型半導体層)を形成し、ソースPR工程によりベース領域内にソース領域(n+ 型半導体層)を形成し、トレンチPR工程によりこれら領域内にドレイン領域の一部に亘りトレンチを凹設してこのトレンチ内にシリコン酸化膜を介してゲート電極を埋設し、コンタクトPR工程によりこのゲート電極と隣接する領域に亘り絶縁層間膜を設けた単位セルを多数配列してなるMOS電界効果トランジスタにおいて、前記単位セルのトレンチがソース領域に交差状態で配置され、ソース領域とベース領域で所定のコンタクト面積を確保するソース電極を設けたことを特徴とするMOS電界効果トランジスタ。
FI (2)：
H01L 29/78 652 F ,  H01L 29/78 653 A
Patent cited by the Patent：
Cited by examiner (10)
  • 特開平4-297038
  • 特開平3-011765
  • 特開平1-140773
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