犠牲スペーサを利用して歪みチャネル電界効果トランジスタを製造するための構造体及び方法

Inventor： , , , , , ,
Applicant, Patent owner： ,
Agent (4)：上野剛史 , 太佐種一 , 市位嘉宏 , 坂口博
Gazette classification：公表公報
Application number (International application number)：2007533774
Publication number (International publication number)：2008515205
Application date： Sep. 29, 2005
Publication date： May. 08, 2008
Summary：

【課題】犠牲スペーサを利用して歪みチャネル電界効果トランジスタを製造するための構造体及び方法【解決手段】ゲート積層体(29)と、ゲート積層体(29)の側壁上に配置される1対の第1のスペーサ(32)と、ゲート積層体(29)の両側に配置され、それから第1の間隔を置かれる1対の半導体合金領域(39)とを含む電界効果トランジスタ(FET)(10)が提供される。FET(10)のソース及びドレイン領域(24)は少なくとも部分的に半導体合金領域(39)内に配置され、1対の第1のスペーサ(32)の対応するスペーサによってゲート積層体(29)から、第1の間隔とは異なり得る第2の間隔を置かれる。FET(10)はまた、第1のスペーサ(32)の上に配置される第2のスペーサ(34)と、少なくとも部分的に半導体合金領域(39)の上に重なるシリサイド領域(40)とを含むことができるが、ここでシリサイド領域(40)は第1及び第2のスペーサ(32、34)によってゲート積層体(29)から間隔を置かれる。【選択図】図1

Claim (excerpt)：

電界効果トランジスタ(FET)(10)であって、基板(17)の第1の組成を有する単結晶半導体領域(14)の上に重なるゲート積層体(29)と、前記ゲート積層体(29)の向き合う側壁上に配置される1対の第1のスペーサ(32)と、前記第1の組成とは異なる第2の組成を有する単結晶半導体合金から本質的に成る1対の領域(39)であって、前記半導体合金領域(39)は前記ゲート積層体(29)の両側に配置され、前記半導体合金領域(39)の各々は前記ゲート積層体(29)から第1の間隔を置かれる、1対の領域(39)と、前記半導体合金領域(39)のそれぞれの1つの中に少なくとも部分的に配置される1対のソース領域及びドレイン領域(24)であって、前記ソース領域及び前記ドレイン領域(24)の各々は、前記1対の第1のスペーサ(32)の対応する1つによって前記ゲート積層体(29)から前記第1の間隔とは異なる第2の間隔を置かれる、1対のソース領域及びドレイン領域(24)とを備える電界効果トランジスタ(10)。

IPC (2)：

H01L 29/786 , H01L 29/78

FI (3)：

H01L29/78 616V , H01L29/78 301B , H01L29/78 301S

F-Term (66)：

5F110AA01 , 5F110AA30 , 5F110CC01 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110EE05 , 5F110EE09 , 5F110EE14 , 5F110EE31 , 5F110FF02 , 5F110FF03 , 5F110FF23 , 5F110FF26 , 5F110FF32 , 5F110GG01 , 5F110GG02 , 5F110GG04 , 5F110GG06 , 5F110GG12 , 5F110GG36 , 5F110HJ13 , 5F110HJ22 , 5F110HK05 , 5F110HK08 , 5F110HK40 , 5F110HM02 , 5F110HM07 , 5F110HM15 , 5F110QQ11 , 5F140AA05 , 5F140AA24 , 5F140AC28 , 5F140AC36 , 5F140BA01 , 5F140BA05 , 5F140BA06 , 5F140BA07 , 5F140BA08 , 5F140BA10 , 5F140BD07 , 5F140BE07 , 5F140BE10 , 5F140BF04 , 5F140BF11 , 5F140BF18 , 5F140BG10 , 5F140BG12 , 5F140BG14 , 5F140BG34 , 5F140BG39 , 5F140BG49 , 5F140BG54 , 5F140BH14 , 5F140BH22 , 5F140BH27 , 5F140BH35 , 5F140BJ01 , 5F140BJ08 , 5F140BK02 , 5F140BK09 , 5F140BK10 , 5F140BK13 , 5F140BK18 , 5F140BK34 , 5F140CF04

Patent cited by the Patent：

Cited by applicant (7)

米国特許出願第10/604,607号明細書
米国特許出願第10/605,134号明細書
極薄先端を有する新規のトランジスタおよびその製造方法
Gazette classification：公表公報 Application number：特願平8-520543 Applicant：インテル・コーポレーション

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Cited by examiner (5)

極薄先端を有する新規のトランジスタおよびその製造方法
Gazette classification：公表公報 Application number：特願平8-520543 Applicant：インテル・コーポレーション
半導体装置
Gazette classification：公開公報 Application number：特願2003-295234 Applicant：株式会社ルネサステクノロジ
CMOSトランジスタを製作するためのゲート・パターン形成用の3層ハードマスク
Gazette classification：公開公報 Application number：特願2003-421709 Applicant：インターナショナル・ビジネス・マシーンズ・コーポレーション

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