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J-GLOBAL ID：200903072249178264
横型MOS素子を含む半導体装置
Inventor：
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Applicant, Patent owner：
Agent (1)：
布施 行夫 (外2名)
Gazette classification：公開公報
Application number (International application number)：1998096615
Publication number (International publication number)：1999274493
Application date： Mar. 25, 1998
Publication date： Oct. 08, 1999
Summary：
【要約】【課題】 トレンチゲート構造を有する横型MOS素子を有する半導体装置において、トレンチゲートの底部コーナに電界集中が発生することを防止し、耐圧の高い半導体装置を提供する。【解決手段】 横型MOS素子を含む半導体装置100は、シリコン基板10、ドレインドリフト領域を構成するn型の第1半導体層14、第1半導体層14内に設けられてボディ領域を構成し、該ボディ領域の一部にチャネル領域が形成されるp型の第2半導体層16、第2半導体層の表面部に選択的に設けられ、ソース領域を構成するn型の第3半導体層18、第1半導体層14内に設けられ、ドレイン領域を構成するn型の第4半導体層20、および第1半導体層14内に形成されたトレンチ74に絶縁膜72を介して導電層76が充填して構成されトレンチゲート構造のゲート電極70を有する。ゲート電極は、少なくともその底部が半導体基板10に接するように形成される。
Claim (excerpt)：
半導体基板、前記半導体基板の上に形成され、ドレインドリフト領域を構成する第1導電型の第1半導体層、前記第1半導体層内に設けられ、チャネル領域が形成される第2導電型の第2半導体層、前記第2半導体層に隣接して設けられ、ソース領域を構成する第1導電型の第3半導体層、前記第1半導体層内に設けられ、ドレイン領域を構成する第1導電型の第4半導体層、および、少なくとも前記第1半導体層を貫通して形成されたトレンチの表面に沿って形成された絶縁膜、およびこの絶縁膜を介してトレンチ内部に形成された導電層を有するゲート電極、を含み、前記ゲート電極は、少なくともその底部が前記半導体基板に接する、横型MOS素子を含む半導体装置。
IPC (2)：
FI (2)：
H01L 29/78 301 V
, H01L 29/78 622
Cited by examiner (3)
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特公昭49-034029
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半導体装置およびその製造方法
Gazette classification：公開公報
Application number：特願平7-011098
Applicant：松下電工株式会社
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半導体装置
Gazette classification：公開公報
Application number：特願平4-208104
Applicant：エヌ・ベー・フィリップス・フルーイランペンファブリケン
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