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J-GLOBAL ID:200903077562293823

半導体装置

Inventor:
Applicant, Patent owner:
Agent (1): 宮田 金雄 (外3名)
Gazette classification:公開公報
Application number (International application number):1996076320
Publication number (International publication number):1997270461
Application date: Mar. 29, 1996
Publication date: Oct. 14, 1997
Summary:
【要約】【課題】 ビット線と半導体基板を接続するための導電体とゲ-ト電極との電気的な短絡を防止して、高集積度の半導体装置を得る。【解決手段】 半導体基板1上の第1の配線層4と第2の配線層19との間に、第1の絶縁膜層5と第2の絶縁膜層9のエッチング速度が、第3の絶縁膜層10のエッチング速度よりも遅い3層の絶縁膜層を形成する。
Claim (excerpt):
半導体基板の主表面の上部に形成された第1の配線層と、前記第1の配線層の上部に形成された第1の絶縁膜層と、前記第1の絶縁膜層の上部に形成された第2の絶縁膜層と、前記第2の絶縁膜層の上部に形成された第3の絶縁膜層と、前記第3の絶縁膜層の上部に形成された第2の配線層と、前記第2の配線層と前記半導体基板との間にエッチングにより形成された第1のコンタクトホ-ルと、前記第1のコンタクトホ-ル内に形成され、前記第2の配線層と前記半導体基板を接続する、前記第1の配線層と電気的に絶縁された第1の導電体とを備えた半導体装置において、前記第1の絶縁膜層のエッチング速度と、前記第2の絶縁膜層のエッチング速度が、前記第3の絶縁膜層のエッチング速度に比較して遅いことを特徴とする半導体装置。
IPC (4):
H01L 21/768 ,  H01L 21/3065 ,  H01L 27/108 ,  H01L 21/8242
FI (4):
H01L 21/90 C ,  H01L 21/302 J ,  H01L 27/10 681 B ,  H01L 27/10 681 F
Patent cited by the Patent:
Cited by examiner (4)
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