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J-GLOBAL ID：200903079205222147

横型MOSトランジスタ

Inventor： 河野 憲司
Applicant, Patent owner： 株式会社デンソー
Agent (1)： 恩田 博宣
Gazette classification：公開公報
Application number (International application number)：1998165233
Publication number (International publication number)：1999354779
Application date： Jun. 12, 1998
Publication date： Dec. 24, 1999
Summary：

【要約】【課題】バイポーラトランジスタ動作を防止して耐圧およびオン抵抗を犠牲にすることなくサージ耐量を向上させることができる横型MOSトランジスタを提供する。【解決手段】n型シリコン基板3における表層部に二重拡散により深いpウェル領域4と浅いnウェル領域5が形成されている。基板3における表層部にチャネルpウェル領域8が形成され、その一部がウェル領域4,5と重なっている。pウェル領域4とチャネルpウェル領域8の重なり部における基板表層部にn+ ソース領域9が形成されている。nウェル領域5に接するようにドレイン電極15が、n+ ソース領域9に接するようにソース電極14が、nウェル領域5とチャネルpウェル領域8の重なり部の上にゲート酸化膜11を介してポリシリコンゲート電極12が配置されている。

Claim (excerpt)：

第1導電型の半導体基板における表層部に形成された第2導電型の深い第1のウェル領域と、前記半導体基板において前記第1のウェル領域と共に二重拡散により形成された第1導電型の浅い第2のウェル領域と、前記半導体基板における表層部に形成され、少なくともその一部が前記第1および第2のウェル領域と重なる第2導電型の第3のウェル領域と、前記第1のウェル領域と第3のウェル領域の重なり部における表層部に形成された第1導電型のソース領域と、前記第2のウェル領域に接するように配置されたドレイン電極と、前記ソース領域に接するように配置されたソース電極と、前記第2のウェル領域と第3のウェル領域の重なり部の上にゲート絶縁膜を介して配置されたゲート電極と、を備えたことを特徴とする横型MOSトランジスタ。

Patent cited by the Patent：

Cited by examiner (2)

• 半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平7-297148   Applicant：株式会社デンソー
• 横型半導体装置およびその使用方法
  Gazette classification：公開公報   Application number：特願平7-186772   Applicant：富士電機株式会社