半導体記憶装置およびその製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：深見久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995130406
Publication number (International publication number)：1996330528
Application date： May. 29, 1995
Publication date： Dec. 13, 1996
Summary：

【要約】【目的】半導体記憶装置のメモリセル部のウェル間の分離にLOCOS分離を用いながら、分離幅を減少させ、メモリセルの集積度を向上させる。【構成】半導体記憶装置のメモリセル部のウェル領域105およびソース/ドレイン領域107の深さを浅くすることで、素子分離絶縁膜106aの幅を減少させる。

Claim (excerpt)：

メモリセル領域と周辺回路領域とを含む半導体記憶装置であって、半導体基板の主表面上の前記メモリセル領域に形成された前記半導体基板の主表面から第1の深さを有する第1導電型の第1のウェル領域と、前記第1のウェル領域の主表面の所定領域に前記第1のウェル領域の主表面から第2の深さで、第1のチャネル領域を挟むように所定の間隔を隔てて形成された1対の第2導電型の第1のソース/ドレイン領域と、前記第1のチャネル領域上に第1のゲート絶縁膜を介して形成された第1のゲート電極と、前記メモリセル領域の主表面の、前記第1のソース/ドレイン領域に隣接する領域に形成された第1の素子分離絶縁膜と、前記半導体基板の主表面上の前記周辺回路領域に形成された前記半導体基板の主表面から第3の深さを有する第1導電型の第2のウェル領域と、前記第2のウェル領域の主表面の所定領域に、前記第2のウェル領域の主表面から第4の深さで、第2のチャネル領域を挟むように所定の間隔を隔てて形成された1対の第2導電型の第2のソース/ドレイン領域と、前記第2のチャネル領域上に第2のゲート絶縁膜を介して形成された第2のゲート電極と、前記周辺回路領域の主表面上の、前記第2のソース/ドレイン領域に隣接する領域に形成された第2の素子分離絶縁膜とを備え、前記第1のウェル領域の第1の深さが、前記第2のウェル領域の第3の深さよりも小さく、かつ前記第1のソース/ドレイン領域の第2の深さが、前記第2のソース/ドレイン領域の第4の深さよりも小さい、半導体記憶装置。

IPC (6)：

H01L 27/10 371 , H01L 27/10 491 , H01L 21/762 , H01L 21/316 , H01L 21/8234 , H01L 27/088

FI (5)：

H01L 27/10 371 , H01L 27/10 491 , H01L 21/76 D , H01L 21/94 A , H01L 27/08 102 B

Patent cited by the Patent：

Cited by applicant (4)

特開平3-022476
特開平1-304767
半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平4-156318 Applicant：ローム株式会社

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Cited by examiner (4)

特開平3-022476
特開平1-304767
半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平4-156318 Applicant：ローム株式会社

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