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J-GLOBAL ID：200903087211351237

縦型JFET制限型シリコンカーバイドパワー金属酸化膜半導体電界効果トランジスタおよび縦型JFET制限型シリコンカーバイド金属酸化膜半導体電界効果トランジスタを製造する方法

Inventor：
リュウ セイーヒュン

About リュウ セイーヒュン


Applicant, Patent owner：
クリー インコーポレイテッド

About クリー インコーポレイテッド


Agent (2)： 谷 義一 ,  阿部 和夫
Gazette classification：公表公報
Application number (International application number)：2004565192
Publication number (International publication number)：2006511961
Application date： Dec. 04, 2003
Publication date： Apr. 06, 2006
Summary：
シリコンカーバイド金属酸化膜半導体電界効果トランジスタ(MOSFET)は、n型シリコンカーバイドのドリフト層(12)と、ドリフト層に隣接し、第1のn型シリコンカーバイド領域(24)をその中に有した第1のp型シリコンカーバイド領域(20)と、ドリフト層上の酸化物層(28)と、ドリフト層と第1のp型領域の一部分との間に配置されたn型シリコンカーバイド制限領域(26)とを含むことができる。制限領域は、キャリア濃度が、ドリフト層のキャリア濃度より高い。シリコンカーバイドMOSFETデバイスを製造する方法も提供される。
Claim (excerpt)：
シリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セルであって、 n型シリコンカーバイドのドリフト層と、 前記ドリフト層に隣接する第1のp型シリコンカーバイド領域と、 前記第1のp型シリコンカーバイド領域内の第1のn型シリコンカーバイド領域と、 前記ドリフト層、前記第1のp型シリコンカーバイド領域および前記第1のn型シリコンカーバイド領域の上の酸化物層と、 前記ドリフト層と前記第1のp型シリコンカーバイド領域の一部分との間に配置されたn型シリコンカーバイド制限領域とを含み、 前記n型制限領域は、キャリア濃度が、前記ドリフト層のキャリア濃度より高いことを特徴とするシリコンカーバイド金属酸化膜半導体電界効果トランジスタ単位セル。
IPC (3)：
H01L 29/78 ,  H01L 29/12 ,  H01L 21/336
FI (4)：
H01L29/78 652T ,  H01L29/78 652E ,  H01L29/78 652J ,  H01L29/78 658E
Patent cited by the Patent：
Cited by applicant (7)
  • 米国特許第5,506,421号明細書
  • 米国特許出願第09/834,283号明細書、“Method of N2O Annealing an Oxide Layer on a Silicon Carbide Layer”
  • 米国特許仮出願第60/237,822号明細書、“Method of N2O Growth of an oxide layer on a Silicon Carbide Layer”2001年5月30日出願
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Cited by examiner (18)
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