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J-GLOBAL ID：200903089377917118

製造に適した、低誘電性、低配線抵抗かつ高性能ICを達成するための新規なプロセス技術

Inventor：
チョウン,ロビン・ダブリュ

About チョウン,ロビン・ダブリュ

, 
チャン,マーク・エス

About チャン,マーク・エス


Applicant, Patent owner：
アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド

About アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド


Agent (1)： 深見 久郎 (外3名)
Gazette classification：公表公報
Application number (International application number)：1996519801
Publication number (International publication number)：1998510953
Application date： Nov. 22, 1995
Publication date： Oct. 20, 1998
Summary：
【要約】金属線(14)に接触する、半導体装置の配線(18)は銅、金、銀、またはプラチナのような低抵抗金属を含み、ベンゾシクロブテンまたはその派生物のような、低誘電率を有する材料(20)によって分離される。3層レジスト構造(16)がリフトオフプロセスとともに用いられて配線(18)を形成する。低誘電率材料(20)は低抵抗金属(18)の拡散に対して拡散バリアを与える。3層レジスト(16)は溶解可能なポリマーの第1の層(16a)と、ハードマスク材料の第2の層(16b)と、レジスト材料の第3の層(16c)とを含む。結果として生じる構造は、速度が高まり、かつ作製が容易な集積回路を与える。
Claim (excerpt)：
それぞれソースコンタクトおよびトルインコンタクトによって接触されるソース領域およびドレイン領域を含んだウェハ上に形成され、ソース領域およびドレイン領域の各々はゲート電極によって接触されるゲート領域によって分離され、第1のレベルのパターニングされた配線は所望のパターンで前記ソースコンタクト、前記ドレインコンタクトおよび前記ゲート電極に接触し、第2のレベルのパターニングされた配線(18)は複数個の金属線(14)によって前記第1のレベルのパターニングされた配線に接触する半導体装置(10)であって、前記金属線(14)は第1の誘電材料(12)によって分離され、前記第2のレベルのパターニングされた配線(18)は低抵抗金属を含み、前記低抵抗金属の拡散に対して不活性の平坦化された誘電材料(20)によって分離される、半導体装置。
IPC (3)：
H01L 21/768 ,  H01L 21/027 ,  H01L 21/28
FI (3)：
H01L 21/90 P ,  H01L 21/28 D ,  H01L 21/30 576
Patent cited by the Patent：
Cited by examiner (10)
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