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J-GLOBAL ID：200903091008414654

半導体装置とその製造方法

Inventor：
長谷川 英司

About 長谷川 英司


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 岩佐 義幸
Gazette classification：公開公報
Application number (International application number)：2000007449
Publication number (International publication number)：2001196464
Application date： Jan. 17, 2000
Publication date： Jul. 19, 2001
Summary：
【要約】【課題】 厚いゲート酸化膜が、薄いゲート酸化膜の形成前に行われる洗浄、フッ酸前処理工程によってダメージを受けないようにする。【解決手段】 膜厚の厚い第1のゲート酸化膜を形成し、第1のゲート酸化膜の表面に、膜厚の薄い第2のゲート酸化膜を形成するために行われる洗浄、フッ酸処理に対するエッチング耐性を有する絶縁膜を形成する。厚膜のゲート絶縁膜を形成する部分にレジストを形成し、レジストをマスクにして第1のゲート酸化膜をエッチングする。レジストを剥離し、薄膜のゲート絶縁膜を形成する部分のシリコン表面を洗浄、フッ酸処理して膜厚の薄い第2のゲート酸化膜を形成する。
Claim (excerpt)：
膜厚の異なる複数のゲート絶縁膜を有する半導体装置の製造方法において、膜厚の厚い第1のゲート酸化膜の表面に、膜厚の薄い第2のゲート酸化膜を形成するために行われる前処理に対するエッチング耐性を有する絶縁膜を形成することを特徴とする半導体装置の製造方法。
IPC (5)：
H01L 21/8234 ,  H01L 27/088 ,  H01L 21/316 ,  H01L 21/318 ,  H01L 21/306
FI (4)：
H01L 21/316 S ,  H01L 21/318 A ,  H01L 27/08 102 C ,  H01L 21/306 B
F-Term (32)：
5F043BB22 ,  5F043BB27 ,  5F043CC16 ,  5F043DD02 ,  5F043DD23 ,  5F043GG10 ,  5F048AA01 ,  5F048AA07 ,  5F048AC01 ,  5F048AC03 ,  5F048BB05 ,  5F048BB11 ,  5F048BB12 ,  5F048BB16 ,  5F048BC06 ,  5F048BE03 ,  5F048BG13 ,  5F048DA00 ,  5F048DA25 ,  5F058BC11 ,  5F058BD01 ,  5F058BD04 ,  5F058BD15 ,  5F058BD18 ,  5F058BE03 ,  5F058BE10 ,  5F058BF14 ,  5F058BF15 ,  5F058BF55 ,  5F058BF63 ,  5F058BF64 ,  5F058BJ01
Patent cited by the Patent：
Cited by examiner (6)
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