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J-GLOBAL ID：200903093733365882

高速サイクルクロック同期メモリ及びメモリシステム

Inventor：
戸田 春希

About 戸田 春希

, 
土田 賢二

About 土田 賢二

, 
久山 均

About 久山 均


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1999200515
Publication number (International publication number)：2000090664
Application date： Jul. 14, 1999
Publication date： Mar. 31, 2000
Summary：
【要約】【課題】 複数セルアレイのデータに関し異なるワード線からアクセスするための長い時間を最適化し、コマンド間のサイクル数を最小にすること。【解決手段】 セルアレイ間で共有されるセンスアンプS/Aと、セルアレイのアクセス動作制御を個々独立に行うセルアレイコントロール回路CNTRLiを備え、クロックに同期してデータ、コマンドの授受が行われ、アクセスコマンドはアドレスの構成ビット(行、列)をすべて同時に与え、アクセスアドレスを構成する一部のアドレスビットの、引き続くアクセスコマンド間でのビット変化から、今度のアクセスが同一セルアレイ内のアクセス(S)、または隣接セルアレイ間のアクセス(N)、または遠隔セルアレイ間のアクセス(F)になるか判別がなされ、前記引き続くアクセスコマンドのクロックサイクル数がS≧N≧Fの大小関係を満たす。
Claim (excerpt)：
各々複数のメモリセルからなる複数のセルアレイと、前記セルアレイの間で共有されるセンスアンプ回路部と、任意の前記メモリセルを指定するため同時に行及び列のアドレスが入力され、前記複数のセルアレイ毎にアクセス動作を独立して制御するセルアレイコントロール回路と、第1のコマンドに応じて取り込んだ前記アドレスに対し、引き続く第2のコマンドに応じて取り込んだ前記アドレスの特定ビットの変化の有無から、前記第1、第2のコマンドでのそれぞれのアクセスが同一セルアレイ内のアクセス、または隣接セルアレイ間のアクセス、または遠隔セルアレイ間のアクセスになるかが判別できるようにした前記複数のセルアレイのアドレス構成と、を具備し、前記第1、第2のコマンド間のクロックサイクル数が同一セルアレイ内≧隣接セルアレイ間≧遠隔セルアレイ間の大小関係を満たすことを特徴とする高速サイクルクロック同期メモリ。
IPC (2)：
G11C 11/407 ,  G11C 11/401
FI (2)：
G11C 11/34 362 S ,  G11C 11/34 362 H
Patent cited by the Patent：
Cited by examiner (2)

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