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J-GLOBAL ID：200903095118686744

半導体デバイスの製造方法

Inventor： コ-ミン・チャン ,  マリウス・オーロウスキ ,  クレイグ・スイフト ,  シー-ウェイ・サン ,  シャイアン-チョン・ルウ
Applicant, Patent owner： モトローラ・インコーポレイテッド
Agent (1)： 池内 義明
Gazette classification：公開公報
Application number (International application number)：1996054037
Publication number (International publication number)：1996250715
Application date： Feb. 16, 1996
Publication date： Sep. 27, 1996
Summary：

【要約】【課題】 不均一なチャネルドーピングのMOS装置を確実に製造可能にし、サブミクロントランジスタで完全に対称のドーピングプロフィールを提供する。【解決手段】 勾配チャネルMOSデバイスの製造方法は、半導体基板(10)表面にありゲート酸化物層(12)によって表面から分離されたマスキング層(16)の形成を含む。第1のドープ領域(22)が、ドーピング・マスクとしてマスキング層を利用して半導体基板のチャネル領域(20)内に形成される。第2のドープ領域(24)が、チャネル領域内に形成され、半導体基板の主面(14)から第1のドープ領域まで広がる。ゲート電極(34)が、マスキング層の開口部(18)の中に形成され、チャネル領域と位置合わせされる。マスキング層を除去した後、ソース領域(36)およびドレイン領域(38)が半導体基板内に形成され、ゲート電極と位置合わせされる。

Claim (excerpt)：

半導体デバイスの製造方法であって、マスキング層をその上に備えた第1の導電形の半導体基板を準備する段階であって、前記マスキング層は前記半導体基板のチャネル領域を露出する開口部を有するものと、前記チャネル領域内に第1の導電形のドープ領域を形成し、前記チャネル領域の残りの部分をドープしないままに残す段階と、前記開口部内にかつ前記チャネル領域の上に重ねてゲート電極を形成する段階と、前記マスキング層を除去する段階と、前記ゲート電極の両側の半導体基板内に第2の導電形のソース領域およびドレイン領域を形成する段階とを含み、前記ドープ領域が、チャネル領域の残りの部分によってソース領域とドレイン領域から分離されていることを特徴とする半導体デバイスの製造方法。

Patent cited by the Patent：

Cited by examiner (5)

• 特開平2-091972
  
• 電界効果トランジスタおよびその製造方法
  Gazette classification：公開公報   Application number：特願平4-123685   Applicant：ゴールドスターエレクトロンカンパニーリミテッド
• 半導体集積回路装置
  Gazette classification：公開公報   Application number：特願平4-215791   Applicant：日本電気株式会社
• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平5-006055   Applicant：川崎製鉄株式会社
• 特開昭55-134974