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J-GLOBAL ID：200903095182573422

半導体装置及びその製造方法

Inventor：
山川 晃司

About 山川 晃司

, 
有隅 修

About 有隅 修

, 
今井 馨太郎

About 今井 馨太郎


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：2000347042
Publication number (International publication number)：2002151656
Application date： Nov. 14, 2000
Publication date： May. 24, 2002
Summary：
【要約】【課題】 下部電極構造の選択により、キャパシタ絶縁膜として用いるPZTの電気特性の劣化を防止し、且つ酸素熱処理工程によるキャパシタ下部のダメージを防止する。【解決手段】 層間絶縁膜15上に形成され、この絶縁膜15を貫通するWプラグ電極16に接続された下部電極20と、この下部電極20上に形成されたキャパシタ絶縁膜としてのPZT膜24と、このPZT膜24上に形成された上部電極25とを備えたキャパシタを有する強誘電体メモリであって、下部電極20は、Ir膜22の上にIrO2 膜23を積層した構造となっており、IrO2 膜23はX線回折強度でIrO2 /Irが10以上である。
Claim (excerpt)：
層間絶縁膜上に形成され、該絶縁膜を貫通するプラグ電極に接続された下部電極と、この下部電極上に形成された強誘電体又は高誘電体からなるキャパシタ絶縁膜と、このキャパシタ絶縁膜上に形成された上部電極とを備えたキャパシタを有する半導体装置であって、前記下部電極は、Ir膜の上にIrO2 膜を積層した構造となっており、IrO2 膜はX線回折強度でIrO2 /Irが10以上であることを特徴とする半導体装置。
F-Term (16)：
5F083FR02 ,  5F083GA21 ,  5F083JA15 ,  5F083JA17 ,  5F083JA36 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA45 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083NA01 ,  5F083PR22 ,  5F083PR34
Patent cited by the Patent：
Cited by examiner (4)
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