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J-GLOBAL ID：200903095344515332

半導体装置及び半導体装置の製造方法

Inventor：
齋藤 友博

About 齋藤 友博

, 
須黒 恭一

About 須黒 恭一


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：2001002413
Publication number (International publication number)：2002208706
Application date： Jan. 10, 2001
Publication date： Jul. 26, 2002
Summary：
【要約】【課題】トランジスタの微細化に伴い、SOI基板のシリコン活性層(SOI層)の厚さが従来よりも薄くなり、完全空乏型SOIトランジスタ等では、不純物を導入した後、例えば、熱処理によってアニールを行っても、不純物拡散層の結晶状態を充分に回復させることができない。【解決手段】シリコン活性層3のソース、ドレイン領域の位置に不純物を導入し、例えば、熱処理によってアニールを行い、不純物拡散層12、13を形成する。その後、シリコン活性層3のチャネル形成領域14の厚さを、不純物拡散層12、13の厚さよりも薄くなるように加工する。
Claim (excerpt)：
半導体基板と、この半導体基板上に絶縁膜を介して形成されたシリコン層と、このシリコン層上に形成されるゲート電極と、前記シリコン層に形成されるソース領域及びドレイン領域と、前記ソース領域及び前記ドレイン領域の間に形成されるチャネル形成領域とを有し、前記シリコン層の深さ方向において、前記ソース領域及びドレイン領域の厚さよりも、チャネル形成領域の厚さが薄く形成されていることを特徴とする半導体装置。
IPC (2)：
H01L 29/786 ,  H01L 21/28
FI (3)：
H01L 21/28 Z ,  H01L 29/78 618 D ,  H01L 29/78 617 J
F-Term (65)：
4M104AA01 ,  4M104AA09 ,  4M104BB04 ,  4M104BB25 ,  4M104BB30 ,  4M104CC05 ,  4M104DD03 ,  4M104DD08 ,  4M104DD16 ,  4M104DD26 ,  4M104DD37 ,  4M104DD43 ,  4M104DD65 ,  4M104DD66 ,  4M104DD84 ,  4M104EE03 ,  4M104EE09 ,  4M104EE16 ,  4M104FF13 ,  4M104GG09 ,  4M104HH16 ,  5F110AA01 ,  5F110AA09 ,  5F110AA26 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD24 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110EE45 ,  5F110EE50 ,  5F110FF01 ,  5F110FF02 ,  5F110FF04 ,  5F110FF22 ,  5F110GG02 ,  5F110GG12 ,  5F110GG22 ,  5F110GG25 ,  5F110GG32 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL01 ,  5F110HL03 ,  5F110HL04 ,  5F110HL05 ,  5F110HL12 ,  5F110HL23 ,  5F110HL24 ,  5F110HM15 ,  5F110NN02 ,  5F110NN23 ,  5F110NN62 ,  5F110NN65 ,  5F110QQ03 ,  5F110QQ17
Patent cited by the Patent：
Cited by examiner (6)
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