Pat
J-GLOBAL ID：200903095625102479
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1996059788
Publication number (International publication number)：1997252114
Application date： Mar. 15, 1996
Publication date： Sep. 22, 1997
Summary：
【要約】【課題】本発明は、トランジスタ形成領域のコーナー部における電界集中を緩和することができ、ゲート酸化膜の耐圧劣化や、コーナー部での寄生トランジスタの発生を防止することができる半導体装置の製造方法を提供する。【解決手段】トランジスタ形成領域1′のマスク層3を、レジストを用いてパターニングした後酸化させることにより、トランジスタ形成領域となる箇所のコーナーを予め丸める。その後、リアクティブエッチングによりトランジスタ形成領域を形成する。さらにこの後、トランジスタ形成領域を酸化させることにより、トランジスタ形成領域のコーナー部を充分に丸めることができる。
Claim (excerpt)：
半導体基板の主面上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上にマスク層を形成する工程と、前記マスク層をパターニングして島状領域を形成する工程と、前記島状領域の前記マスク層の上面および側面と、前記半導体基板の前記主面の前記マスク層に覆われない部分を酸化させ、第2の絶縁膜を形成する工程と、前記島状領域の前記マスク層の前記上面と、前記半導体基板の前記主面上に形成された前記第2の絶縁膜とを、異方性エッチングにより除去し、同時に前記マスク層の前記側面に前記第2の絶縁膜を残置する工程と、前記島状領域の前記マスク層と、前記島状領域の前記側面に残置された前記第2の絶縁膜とをマスクとして、前記半導体基板の前記主面を異方性エッチングにより前記主面に概略垂直にエッチングする工程と、前記半導体基板の前記主面全体に、前記島状領域の周囲を埋め込むように第3の絶縁膜を形成する工程と、前記第3の絶縁膜を前記主面に概略平行な平面に後退させ、前記マスク層を露出させる工程と、露出された前記マスク層を除去する工程と、前記マスク層が除去された部分に導電膜を形成する工程と、前記導電膜をパターニングしてゲート電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
Patent cited by the Patent：
Cited by examiner (8)
Show all
Return to Previous Page
