半導体装置の製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：松本洋一
Gazette classification：公開公報
Application number (International application number)：2009124288
Publication number (International publication number)：2010272741
Application date： May. 22, 2009
Publication date： Dec. 02, 2010
Summary：

【目的】フォトマスク数を減らした簡素なプロセスにおいて、各種耐量が高く、オン電圧の低いIGBTの製造方法を提供する。【解決手段】半導体基板に第1と第2のトレンチを形成する。該第1と第2のトレンチを跨ぎ、更に第1と第2のトレンチの各外側の側壁から半導体基板の表面へ延びるゲート酸化膜3と該ゲート酸化膜3上のプレーナーゲートとトレンチゲートからなるゲート構造を形成する。このゲート構造をマスクにしてn+エミッタ層6とp+コンタクト層7を自己整合で形成する。【選択図】図8

Claim (excerpt)：

半導体基板に少なくとも第1と第2のトレンチを形成し、該第1と第2のトレンチを跨ぎ、更に第1と第2のトレンチの各外側の側壁から半導体基板の表面へ延びる絶縁膜と該絶縁膜上のプレーナーゲートとトレンチゲートからなるゲート構造を形成し、前記ゲート構造をマスクにして第1導電型エミッタ層と第2導電型コンタクト層を自己整合で形成することを特徴とする半導体装置の製造方法。

IPC (4)：

H01L 29/78 , H01L 21/336 , H01L 29/739 , H01L 29/06

FI (7)：

H01L29/78 652K , H01L29/78 658B , H01L29/78 652M , H01L29/78 658G , H01L29/78 655A , H01L29/78 652E , H01L29/78 652P

Patent cited by the Patent：

Cited by examiner (3)

マスク数を低減したMOSゲートデバイスの製造プロセス
Gazette classification：公開公報 Application number：特願2000-153208 Applicant：インターナショナル・レクチファイヤー・コーポレーション
トレンチ構造を有する半導体装置及びその製造方法
Gazette classification：公開公報 Application number：特願平9-186603 Applicant：三菱電機株式会社
電力用半導体素子
Gazette classification：公開公報 Application number：特願平4-231513 Applicant：株式会社東芝

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