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J-GLOBAL ID：201003083295651716

半導体装置及びその駆動方法

Inventor： 森田 竜夫 ,  柳原 学 ,  石田 秀俊 ,  上本 康裕 ,  上野 弘明 ,  田中 毅 ,  上田 大助
Applicant, Patent owner： パナソニック株式会社
Agent (11)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
Gazette classification：再公表公報
Application number (International application number)：JP2007072476
Publication number (International publication number)：WO2008062800
Application date： Nov. 20, 2007
Publication date： May. 29, 2008
Summary：

半導体装置は、基板11の上に形成され、チャネル領域を有する半導体層積層体13と、半導体層積層体13の上に互いに間隔をおいて形成された第1の電極16A及び第2の電極16Bと、第1の電極16Aと第2の電極16Bとの間に形成された第1のゲート電極18A及び第1のゲート電極18Aと第2の電極16Bとの間に形成された第2のゲート電極18Bとを備えている。半導体層積層体13と第1のゲート電極18Aとの間には、p型の導電性を有する第1のコントロール層19Aが形成されている。

Claim (excerpt)：

基板の上に形成され、チャネル領域を有する半導体層積層体と、 前記半導体層積層体の上に互いに間隔をおいて形成された第1の電極及び第2の電極と、 前記第1の電極と前記第2の電極との間に形成された第1のゲート電極及び該第1のゲート電極と前記第2の電極との間に形成された第2のゲート電極と、 前記半導体層積層体と前記第1のゲート電極との間に形成され、p型の導電性を有する第1のコントロール層とを備えている半導体装置。

IPC (4)：

H01L 29/80 ,  H01L 21/337 ,  H01L 29/808 ,  H02M 1/08

FI (4)：

H01L29/80 W ,  H01L29/80 C ,  H02M1/08 A ,  H02M1/08 C

F-Term (37)：

5F102FA00 ,  5F102FA01 ,  5F102FA02 ,  5F102FA03 ,  5F102FA09 ,  5F102GA02 ,  5F102GB01 ,  5F102GC05 ,  5F102GD01 ,  5F102GD05 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ10 ,  5F102GK04 ,  5F102GK08 ,  5F102GL04 ,  5F102GM04 ,  5F102GR01 ,  5F102GR04 ,  5F102GR10 ,  5F102GS01 ,  5F102GT01 ,  5F102GV05 ,  5F102GV07 ,  5F102GV08 ,  5F102HC01 ,  5F102HC10 ,  5F102HC15 ,  5F102HC19 ,  5F102HC21 ,  5H740BA12 ,  5H740HH05 ,  5H740JA01 ,  5H740JB01 ,  5H740KK03 ,  5H740KK04

Patent cited by the Patent：

Cited by applicant (3)

• 半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願2003-058021   Applicant：三菱電機株式会社
• プラズマディスプレイ装置
  Gazette classification：公開公報   Application number：特願2002-027843   Applicant：松下電器産業株式会社
• 米国特許出願公開2005/018956号明細書