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J-GLOBAL ID：201102288061012463   Reference number：11A0582528

逐次比較近似ADCコンパレータ・オフセット影響の冗長アルゴリズムによるディジタル補正技術

Author (9)： OGAWA TOMOHIKO (群馬大 大学院工学研究科) ,  MATSUURA TATSUJI (東京都市大 知識工) ,  KOBAYASHI HARUO (群馬大 大学院工学研究科) ,  TAKAI NOBUKAZU (群馬大 大学院工学研究科) ,  HOTTA MASAO (半導体理工学研究セ) ,  SAN Hao (半導体理工学研究セ) ,  ABE AKIRA (東京都市大 知識工) ,  YAGI KATSUYOSHI (東京都市大 知識工) ,  MORI TOSHIHIKO (東京都市大 知識工)
Material： 電子情報通信学会論文誌 C  (IEICE Transactions on Electronics (Japanese Edition))
Volume： J94-C  Issue： 3  Page： 68-78  Publication year： Mar. 01, 2011 
JST Material Number： S0623C  ISSN： 1345-2827  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *analog to digital converter ,  *correction(compensation) ,  consumed electric power ,  comparator ,  linearity ,  algorithm ,  digital method
Semi thesaurus term： decreasing of electric power ,  逐次比較近似冗長アルゴリズム

JST classification (1)： AD/DA conversion circuits  (NC05080M)

Reference (7)：

• V. Giannini, P. Nuzzo, V. Chironi, A. Baschirotto, G. V. Plas, and J. Craninckx, “An 820μW 9b 40 MS/s noise-tolerant dynamic SAR ADC in 90 nm digital CMOS,” Tech. Digest of ISSCC, pp. 238-239, San Francisco, Feb.2008.
• J. Craninckx and G. Van der Plas, “A 65 fJ/conversionstep 0-to-50 Ms/s 0-to-0.7mW 9b charge-sharing SAR ADC in 90 nm digital CMOS,” Tech. Digest of ISSCC, pp. 246-247, San Francisco, Feb.2007.
• M. Hesener, T. Eichler, A. Hanneberg, D. Herbison, F. Kuttner, and H. Wenske, “A 14b 40 MS/s redundant SAR ADC with 480 MHz clock in 0.13 μm CMOS,” Tech. Digest of ISSCC, pp. 248-249, San Francisco, Feb.2007.
• F. Kuttner, “A 1.2 V 10b 20 MS/S non-binary successive approximation ADC in 0.13μm CMOS,” Tech. Digest of ISSCC, pp. 176-177, San Francisco, Feb.2002.
• T. Ogawa, H. Kobayashi, M. Hotta, Y. Takahashi, H. San, and N. Takai, “SAR ADC algorithm with redundancy,” IEEE Asia Pacific Conference on Circuits and Systems, pp. 268-271, Macao, China, Dec.2008.

Terms in the title (7)： 近似 ,  ADC ,  コンパレータ ,  オフセット ,  冗長 ,  アルゴリズム ,  ディジタル