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J-GLOBAL ID：201303099938310771

フォールトトレラントなセル・アレイ

Inventor： ペパー フェルディナンド ,  李 佳 ,  足立 進 ,  松井 伸之 ,  礒川 悌次郎
Applicant, Patent owner： 独立行政法人情報通信研究機構
Agent (1)： 廣瀬 隆行
Gazette classification：特許公報
Application number (International application number)：2004220823
Publication number (International publication number)：2006040451
Patent number：4712328
Application date： Jul. 28, 2004
Publication date： Feb. 09, 2006
Claim (excerpt)：

【請求項1】 2つの状態(これを{[0],又は[1]}とする。)の組(00,01,10及び11)であるビット情報を有するハーフメモリ対に基づく遷移規則を実現するセル・アレイであって, 前記セル・アレイを構成する各セルは複数のメモリを有し, 前記あるセルに含まれる複数のメモリのそれぞれは,当該あるセルに隣接するセルに含まれるメモリと前記ハーフメモリ対を構成し, 前記セル・アレイを構成するメモリは,前記ハーフメモリ対に対応した複数のビット群を有し, 前記各ビット群は, 前記ハーフメモリ対に基づく遷移規則を実現し, 前記ハーフメモリ対に基づく遷移規則は,前記あるセルに含まれる複数のメモリのそれぞれ及び当該それぞれのメモリとハーフメモリ対を構成するメモリによるビット群が所定の状態となった場合に,当該ビット群を別の所定の状態へ変化させるものであり, 前記それぞれのメモリの複数のビット群のうちひとつ以上が異なるハーフメモリ対の値を示した場合,それを他のビット群が示すハーフメモリ対の値と同じ値を示すように修正した後, それぞれのメモリに含まれる複数のビット群の遷移が行われるフォールトトレラントなセル・アレイ。

IPC (1)：

H03K 19/173 ( 200 6.01)

FI (1)：

H03K 19/173 101

Patent cited by the Patent：

Cited by examiner (2)

• 論理回路
  Gazette classification：公開公報   Application number：特願平8-257760   Applicant：日本電気株式会社
• 半導体集積回路装置および製造方法
  Gazette classification：公開公報   Application number：特願2001-178037   Applicant：株式会社日立製作所