Pat
J-GLOBAL ID：201403020070714732
III-V族デバイスおよびその製造方法
Inventor：
Applicant, Patent owner：
Agent (3)：
山田 卓二
, 田中 光雄
, 竹内 三喜夫
Gazette classification：公開公報
Application number (International application number)：2014098017
Publication number (International publication number)：2014229900
Application date： May. 09, 2014
Publication date： Dec. 08, 2014
Summary：
【課題】狭いトレンチ内に高品質の結晶性III-V族材料を形成する。【解決手段】本発明は、III-V族デバイスを製造する方法に関する。該方法は、少なくとも凹部エリアを含む半導体基板を用意するステップと、凹部エリアにある半導体基板の上に位置するバッファ層を形成するステップとを含む。バッファ層は、キャリアガスの存在下でIII族前駆体およびV族前駆体からの選択エピタキシャル成長によって第1成長温度で形成された二元III-V族化合物を含む。第1成長温度は、III族前駆体およびV族前駆体の各々のクラッキング温度と等しいか、それより僅かに高い。【選択図】図3
Claim (excerpt)：
III-V族デバイスを製造する方法であって、
・少なくとも凹部エリアを含む半導体基板を用意するステップと、
・凹部エリアにある半導体基板の上に位置するバッファ層を形成するステップとを含み、
・バッファ層は、キャリアガスの存在下でIII族前駆体およびV族前駆体からの選択エピタキシャル成長によって第1成長温度で形成された二元III-V族化合物を含み、
・第1成長温度は、III族前駆体およびV族前駆体の各々のクラッキング温度と等しいか、それより僅かに高い、方法。
IPC (1)：
FI (1)：
F-Term (14)：
5F045AA04
, 5F045AB09
, 5F045AB10
, 5F045AB11
, 5F045AB12
, 5F045AB13
, 5F045AC07
, 5F045AD07
, 5F045AF03
, 5F045CA02
, 5F045CA07
, 5F045DA52
, 5F045DA53
, 5F045DB09
Cited by examiner (2)
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Selective Epitaxial Growth of InP in STI Trenches on OFFF-axis Si(001) Substrates
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Integration of InGaAs Channel n-MOS Devices on 200mm Si Wafers Using the Aspect-Ratio-Trapping Techn
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