Art

J-GLOBAL ID：201502218768369467   Reference number：15A1310730

Two phase clocked subthreshold adiabatic logic circuit

2相クロックサブスレショルド断熱論理回路

Author (3)： KATO Kazunari (Graduate School of Eng., Gifu Univ.) ,  TAKAHASHI Yasuhiro (Fac. of Eng., Gifu Univ.) ,  SEKINE Toshikazu (Fac. of Eng., Gifu Univ.)
Material： IEICE Electronics Express (Web)  (IEICE Electron Express (Web))
Volume： 12  Issue： 20  Page： 20150695-20150695 (J-STAGE)  Publication year： 2015 
JST Material Number： U0039A  ISSN： 1349-2543  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： ENGLISH (EN)

Thesaurus term： *logic circuit ,  *thermal insulation ,  *threshold ,  clock ,  consumed electric power ,  semiconductor ,  ramp wave ,  complementary metal oxide semiconductor
Semi thesaurus term： *subthreshold ,  ultra-low power

JST classification (2)： Logic circuits  (NC05070B) ,  Semiconductor integrated circuit  (NC03162T)

Reference (13)：

• [1] A. Wang, B. H. Calhoun and A. P. Chandrakasan: Sub-threshold Design for Ultra Low-Power System (Springer, 2006).
• [2] B. H. Calhoun and A. P. Chandrakasan: IEEE J. Solid-State Circuits 41 (2006) 238. DOI:10.1109/JSSC.2005.859886
• [3] L. Nazhandali, B. Zhai, J. Olson, A. Reeves, M. Minuth, R. Helfand, S. Pant, T. Austin and D. Blaauw: ISCA (2005) 197. DOI:10.1109/ISCA.2005.26
• [4] J. S. Denker: Proc. IEEE Int. Symp. Low Power Electronics (1994) 94. DOI:10.1109/LPE.1994.573218
• [5] Y. Moon and D. K. Jeong: IEEE J. Solid-State Circuits 31 (1996) 514. DOI:10.1109/4.499727

Terms in the title (3)： クロック ,  サブスレショルド ,  断熱論理回路