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J-GLOBAL ID：201502299700179090   Reference number：15A0199512

Exploring Well-Configurations for Minimizing Single Event Latchup

シングルイベントラッチアップ(SEL)最小化のための井戸型構造の研究

Author (7)： UEMURA Taiki (Fujitsu Semiconductor Ltd., Tokyo, JPN) ,  KATO Takashi (Fujitsu Semiconductor Ltd., Tokyo, JPN) ,  TANABE Ryo (Fujitsu Semiconductor Ltd., Tokyo, JPN) ,  IWATA Hiroshi (Fujitsu Semiconductor Ltd., Tokyo, JPN) ,  ARIYOSHI Junichi (Fujitsu Semiconductor Ltd., Mie, JPN) ,  MATSUYAMA Hideya (Fujitsu Semiconductor Ltd., Tokyo, JPN) ,  HASHIMOTO Masanori (Osaka Univ., Osaka, JPN)
Material： IEEE Transactions on Nuclear Science  (IEEE Trans Nucl Sci)
Volume： 61  Issue： 6,Pt.1  Page： 3282-3289  Publication year： Dec. 2014 
JST Material Number： C0235A  ISSN： 0018-9499  CODEN： IETNAE  Document type： Article
Article type： 原著論文  Country of issue： United States (USA)  Language： ENGLISH (EN)

Thesaurus term： electronics ,  *SEU ,  soft error ,  *SRAM ,  neutron irradiation ,  P-type semiconductor ,  N-type semiconductor ,  *radiation resistance(radiation effect) ,  *circuit design ,  alpha-ray irradiation
Semi thesaurus term： CMOS technology ,  *Single Event Latch-up ,  *radiation hardened by design ,  Single Event Latch-up

JST classification (2)： Measurement,testing and reliability of solid-state devices  (NC03040G) ,  Irradiational changes semiconductors  (BK16123E)

Terms in the title (4)： シングルイベントラッチアップ ,  SEL ,  最小化 ,  研究