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J-GLOBAL ID：201602219975487198   Reference number：16A0096469

A Programmable Divider with 50% Duty Cycle Unrelated to Dividing Cycle and its Application to PLL

分周比に依存しないデューティ比50%の可変分周器とそのPLLへの応用

Author (4)： HARADA YUJIRO (東海大学大学院産業工学研究科) ,  YAHARA MITSUTOSHI (東海大学福岡短期大学) ,  MATSUMOTO KIN'YA (東海大学大学院産業工学研究科) ,  FUJIMOTO KUNIAKI (東海大学大学院産業工学研究科)
Material： 電気学会論文誌 C  (IEEJ Transactions on Electronics, Information and Systems)
Volume： 136  Issue： 1  Page： 2-7 (J-STAGE)  Publication year： 2016 
JST Material Number： S0810A  ISSN： 0385-4221  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *phase locked loop ,  *frequency divider ,  ratio ,  *circuit design ,  packaging(mounting) ,  signal generator
Semi thesaurus term： PLL ,  *frequency divider ,  *duty ratio ,  FPGA Implementation ,  clock generator

JST classification (1)： Frequency conversion circuits  (NC05030J)

Reference (11)：

• (1) Y. Hisamatsu: “A/d converting circuit, solid-state image sensing device and camera system”, 特開WO20090-41474 A1 (2009)
• (2) T. Ogawa and K. Taniguchi: “A 50% Duty-Cycle Correction Circuit for PLL Output”, IEICE Trans., Vol. J85-C, No. 7, pp. 557-563 (2002) (in Japanese)
• 小川 徹・谷口研二:「PLL出力における50%デューティ補償回路」,信学論C,Vol. J85-C, No. 7, pp. 557-563 (2002)
• (3) ジェレミー スクテリ:「分周回路および分周方法」,特開2008-301488 (2008)
• (4) 原田 充・山岸明洋:「可変分周方法および可変分周器」,特開WO2004-105247 (2006)

Terms in the title (4)： デューティ比 ,  可変分周器 ,  PLL ,  応用