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J-GLOBAL ID：201802224108664258   Reference number：18A1795890

拡張シフトレジスタを用いた強セキュア回路設計とセキュリティの評価

Author (3)： YAMAZAKI HIROSHI (日本大 生産工) ,  HOSOKAWA TOSHINORI (日本大 生産工) ,  FUJIWARA HIDEO (大阪学院大 情報)
Material： 電子情報通信学会論文誌 D(Web)
Volume： J101-D  Issue： 8  Page： 1165-1175 (WEB ONLY)  Publication year： Aug. 01, 2018 
JST Material Number： U0473A  ISSN： 1881-0225  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *shift register ,  *circuit design ,  *security ,  *safety evaluation ,  VLSI ,  equivalent circuit ,  test ,  bistable circuit

JST classification (1)： Electronic circuits in general  (NC05010N)

Reference (17)：

• H. Fujiwara, Logic Testing and Design for Testability, MIT Press, 1985.
• B. Yang, K.Wu, and R. Karri, “Scan based side channel attack on dedicated hardware implementations of data encryption standard,” International Test Conference 2004, pp.339-344, 2004.
• D. Hély, F. Bancel, M.-L. Flottes, and B. Rouzeyre, “Securing scan control in crypto chips,” J. Electronic Testing, vol.23, no.5, pp.457-464, Oct. 2007.
• B. Yang, K. Wu, and R. Karri, “Secure Scan: A design-for-test architecture for crypto chips,” IEEE Trans. Comput.-Aided Des. Integr. Circuits Syst., vol.25, no.10, pp.2287-2293, 2006.
• J. Lee, M. Tehranipoor, C. Patel, and J. Plusquellic, “Securing designs against scan-based side-channel attacks,” IEEE Trans. Dependable and Secure Computing, vol.4, no.4, pp.325-336, 2007.

Terms in the title (5)： 拡張 ,  シフトレジスタ ,  回路設計 ,  セキュリティ ,  評価