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J-GLOBAL ID：201902247941019138   Reference number：19A0010724

FPGAの配置配線結果を使用したMPLDの配置配線ツールの検討

Author (4)： YAMASHITA HIROSHI (広島市大 大学院情報科学研究科) ,  KUBOTA ATSUSHI (広島市大 大学院情報科学研究科) ,  TANIGAWA KAZUYA (広島市大 大学院情報科学研究科) ,  HIRONAKA TETSUO (広島市大 大学院情報科学研究科)
Material： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
Volume： 118  Issue： 215(RECONF2018 19-33)(Web)  Page： 61-66 (WEB ONLY)  Publication year： Sep. 10, 2018 
JST Material Number： S0532B  ISSN： 0913-5685  Document type： Proceedings
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *FPGA ,  *PLD ,  hardware description language ,  look-up table ,  Verilog

JST classification (1)： Electronic circuits in general  (NC05010N)

Reference (11)：

• M.Nakamura, M.Inagi, K.Tanigawa, T.Hironaka, M.Sato and T.Ishiguro,“A Physical Design Method for a New Memory-Based Reconfigurable Architecture without Switch Blocks”, in IEICE Transactions on Information and Systems, vol. E95.D, No.2, pp.324-334 (online),2012.
• J. Luu, J. Goeders, M. Wainberg, A. Somerville, T.Yu, K.Nasartschuk, M.Nasr, S.Wang, T.Liu, N.Ahmed, K.B.Kent, J.Anderson, J.Rose, and V.Betz, “VTR 7.0: Next Generation Architecture and CAD System for FPGAs,” in ACM Tr. Reconfig. Tech. and Sys., 2014.
• E.Ahmed, J.Rose,“The Effect of LUT and Cluster Size on Deep-Submicron FPGA Performance and Density,” in IEEE Transactions on Very Large Scale Integration Systems, vol.12, No.3, pp.288-298, 2004.
• M. I. Masud “FPGA Routing Structures: A Novel Switch Block And Depopulated Iinterconnect Matrix Architectures, ” in Master’s thesis, Department of Electrical and Computer Engineering, University of British Columbia, December 1999.
• V.Betz and J.Rose, “Automatic Generation of FPGA Routing Architectures from High-level Descriptions,” in Int. Symp. on Field Programmable Gate Arrays, pp.175-184. New York, NY, USA, 2000.

Terms in the title (2)： FPGA ,  ツール