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J-GLOBAL ID：201902252904813922   Reference number：19A2029552

ビルディングブロック型積層システムの性能評価

Author (6)： AMANO HIDEHARU (慶応大) ,  KAYASHIMA HIDETO (慶応大) ,  KOJIMA TAKUYA (慶応大) ,  SAKAMOTO RYUICHI (東大) ,  KONDO MASAAKI (東大) ,  NAMIKI MITARO (東京農工大)
Material： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
Volume： 119  Issue： 147(CPSY2019 17-40)(Web)  Page： 1-6 (WEB ONLY)  Publication year： Jul. 17, 2019 
JST Material Number： S0532B  ISSN： 0913-5685  Document type： Proceedings
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *semiconductor chip ,  laminate structure ,  communication technology ,  *neural network(biomodel) ,  consumed electric power ,  electromagnetic coupling ,  performance evaluation ,  interface
Semi thesaurus term： TCI【インタフェース】 ,  chip ,  Wireless Technology ,  convolutional neuralnetwork ,  inductive coupling ,  スルーチップインターフェイス

JST classification (1)： Digital computer hardwares in general  (JC04010C)

Reference (13)：

• A.Nomura, Y.Matsushita, J.Kadomoto, H.Matsutani, T.Kuroda, and H.Amano. 3d chip stack with inductive coupling thruchip interface. International Journal of Network and Computing, 8(1), 2018.
• http://www.am.ics.keio.ac.jp/kaken_s. 科研費基盤研究 (S) ビルディングブロック型計算システムに関する研究ホームページ. 2015.
• D. Ikebuchi, N. Seki, Y. Kojima, M. Kamata, L. Zhao, H. Amano, T. Shirai, S. Koyama, T. Hashida, Y. Umahashi, H. Masuda, K. Usami, S. Takeda, H. Nakamura, M. Namiki, and M. Kondo. ”geyser-1: A mips r3000 cpu core with fine grain runtime power gating”. In IEEE ASSCC, pages 281-284, 2009.
• T. Kojima, N. Ando, Y. Matshushita, H. Okuhara, N. A. V. Doan, and H. Amano. Real chip evaluation of a low power CGRA with optimized application mapping. In Proceedings of the 9th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies, page 13. ACM, 2018.
• N. Miura, H. Ishikuro, T. Sakurai, and T. Kuroda. A 0.14pJ/b Inductive-Coupling Inter-Chip Data Transceiver with Digitally-Controlled Precise Pulse Shaping. In Proceedings of the International Solid-State Circuits Conference (ISSCC’07), pages 358-359, Feb. 2007.

Terms in the title (2)： ビルディングブロック ,  性能評価