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J-GLOBAL ID：201902279161034840   Reference number：19A0610412

Design and Synthesis of Ternary CMOS Logic Circuits and D-Element

3値CMOS論理回路とD-素子の構成

Author (3)： NAGATA YASUNORI (琉球大学 工学部) ,  KAWAGUCHI MAYUKA (北海道大学大学院情報科学研究科) ,  YAMADA CHIKATOSHI (沖縄工業高等専門学校)
Material： 電気学会論文誌 D  (IEEJ Transactions on Industry Applications)
Volume： 139  Issue： 2  Page： 143-148(J-STAGE)  Publication year： 2019 
JST Material Number： X0451A  ISSN： 0913-6339  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *three-valued logic ,  *complementary metal oxide semiconductor ,  NAND circuit ,  *asynchronous circuit ,  circuit design ,  logical function ,  fault tolerance ,  Diagnosis ,  binary logic ,  SPICE program ,  circuit simulation ,  NOT circuit ,  NOR circuit ,  gate circuit ,  memory element ,  MOSFET ,  logical operation
Semi thesaurus term： self-examination ,  D-素子

Author keywords (8)： 3値CMOS論理回路 ,  B-3値論理 ,  非同期式回路 ,  D素子 ,  Ternary-Valued CMOS logic circuits ,  B-Ternary logic system ,  asynchronous circuits ,  D-element

JST classification (2)： Logic circuits  (NC05070B) ,  Semiconductor integrated circuit  (NC03162T)

Reference (8)：

• (1) 向殿政男:「C型Fail Safe論理の数学的性質について」, 信学論, Vol. 52-C, No. 12, pp. 4-11 (1969)
• (2) M. Mukaidono: “Regular Ternary Logic Functions-Ternary Logic Functions Suitable for Treating Ambiguity”, IEEE Trans. on Computers, Vol. C-35, No. 2, pp. 179-183 (1986)
• (3) Y. Nagata and M. Mukaidono: “B-Ternary Asynchronous Digital System under Relativity Delay”, IEICE Trans. Inf. & Syst., Vol. E86-D, No. 5, pp. 910-919 (2003)
• (4) J. A. Brzozowski and C.-J. H. Seger: “ASYNCHRONOUS CIRCUITS”, Springer-Verlag (1994)
• (5) D. Etiemble and M. Israel: “Implementation of Ternary Integrated Circuits”, IEEE Trans. on Computers, Vol. C-26, No. 12, pp. 1222-1233 (1977)

Terms in the title (2)： 3値 ,  CMOS論理回路