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J-GLOBAL ID：202102279904664329   Reference number：21A0057961

New Calculation Method of Stochastic Testability of Logic Circuits

論理回路の確率的テスタビリティの新しい算出方法

Author (1)： OMAMEUDA TOSHIAKI (群馬工高専)
Material： 電子情報通信学会論文誌 D(Web)
Volume： J103-D  Issue： 12  Page： 941-944 (WEB ONLY)  Publication year： Dec. 01, 2020 
JST Material Number： U0473A  ISSN： 1881-0225  Document type： Article
Article type： 短報  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *testability ,  *logic circuit ,  statistical estimation ,  controllability ,  observability ,  test ,  convergence ,  *fault detection ,  random testing

JST classification (2)： Logic circuits  (NC05070B) ,  Measurement,testing and reliability of solid-state devices  (NC03040G)

Reference (6)：

• 米田友洋,梶原誠司,土屋達弘,ディペンダブルシステム, 共立出版,2005.
• 藤原秀雄,ディジタルシステムの設計とテスト,工学図書, 2004.
• K.P. Parker and E.J. McCluskey, “Probabilistic treatment of general combinational networks,” IEEE Trans. Comput., vol.C-24, no.6, pp.668-670, June 1975. DOI:10.1109/T-C.1975.224279
• J. Savir, G.S. Ditlow, and P.H. Bardell, “Random pattern testability,” IEEE Trans. Comput., vol.C-33, no.1, pp.79-90, Jan. 1984. DOI:10.1109/TC.1984.5009315
• S. Elcolari, M. Favalli, M. Damiani, P. Olivo, and B. Ricco, “Testability measures in pseudorandom testing,” IEEE Trans. Computer-Aided Design, vol.11, no.6, pp.794-800, June 1992. DOI:10.1109/43.137524

Terms in the title (3)： 論理回路 ,  確率 ,  テスタビリティ