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J-GLOBAL ID：201702288756389951   整理番号：17A0776752

低電力で真の単相クロックプリスケーラを備えた2.4GHz分数N PLL

A 2.4 GHz fractional-N PLL with a low-power true single-phase clock prescaler

著者 (4件)： Ji Xincun (Nanjing University of Posts and Telecommunications) ,  Xia Xiaojuan (Nanjing University of Posts and Telecommunications) ,  Wang Zixuan (Nanjing University of Posts and Telecommunications) ,  Jin Leisheng (Nanjing University of Posts and Telecommunications)
資料名： IEICE Electronics Express (Web)  (IEICE Electronics Express (Web))
巻： 14  号： 8  ページ： 20170065(J-STAGE)  発行年： 2017年 
JST資料番号： U0039A  ISSN： 1349-2543  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文には,65nmCMOSプロセスで実装された2.4GHz分数N PLLを紹介した。真の単相クロック(TSPC)Dフリップフロップの分岐の1つをマージすることによってPLLの消費電力を低減するために,TSPCデュアルモジュラスプリスケーラを提案した。測定したシンセサイザの出力周波数帯域は2.16から2.7GHzで,1.3Vの電源から8mWを消費した。帯域内の位相雑音は,100kHzのオフセットで-98dBc/Hzであり,キャリア周波数2.438GHzでの1MHzオフセットで-115dBc/Hzであった。この回路は0.86psのRMSジッタと-230dBの性能指数を達成し,-55dBc以下のフラクショナルスプリアスを実現した。(翻訳著者抄録)

シソーラス用語： *位相同期ループ ,  *消費電力 ,  *クロック ,  半導体プロセス ,  双安定回路 ,  周波数シンセサイザ ,  位相雑音 ,  周波数帯 ,  オフセット ,  性能指数
準シソーラス用語： *PLL【信号】 ,  *低電力 ,  CMOSプロセス

著者キーワード (4件)： fractional-N frequency synthesizer ,  TSPC prescaler ,  low power ,  PLL

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (10件)：

• [1] Y. L. Hsueh, <i>et al.</i>: “A 0.29 mm² frequency synthesizer in 40 nm CMOS with 0.19 psrms jitter and <-100 dBc reference spur for 802.11ac,” ISSCC Dig. Tech. Papers (2014) 472 (DOI: 10.1109/ISSCC.2014.6757518).
• [2] P. Parket al.: “A 2.4 GHz fractional-N frequency synthesizer with high-OSR ΔΣ modulator and nested PLL,” IEEE J. Solid-State Circuits 47 (2012) 2433 (DOI: 10.1109/JSSC.2012.2209809).
• [3] Z. Deng and A. M. Niknejad: “The speed-power trade-off in the design of CMOS true-single-phase-clock dividers,” IEEE J. Solid-State Circuits 45 (2010) 2457 (DOI: 10.1109/JSSC.2010.2074290).
• [4] S. Pelleranoet al.: “A 13.5 mW 5 GHz frequency synthesizer with dynamic-logic frequency divider,” IEEE J. Solid-State Circuits 39 (2004) 378 (DOI: 10.1109/JSSC.2003.821784).
• [5] W. H. Chen and B. Jung: “High-speed low-power true single-phase clock dual-modulus prescalers,” IEEE Trans. Circuits Syst. II, Exp. Briefs 58 (2011) 144 (DOI: 10.1109/TCSII.2011.2106351).

タイトルに関連する用語 (4件)： 低電力 ,  単相 ,  分数 ,  PLL