特許
J-GLOBAL ID：200903047155069181
不揮発性半導体記憶装置およびその不良救済方法
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-272073
公開番号（公開出願番号）：特開2003-085993
出願日： 2001年09月07日
公開日（公表日）： 2003年03月20日
要約：
【要約】【課題】ウエハ状態で不良救済のために複数のチップ領域を同時に測定しようとする際、不良救済を行うための不良アドレスの書き込み時間を短縮してテスト時間を短縮し、製造コストの高騰を抑制する。【解決手段】本体セルアレイ10と、救済セルアレイ15と、テスト時に特定コード入力を記憶するチップ番号記憶回路11と、テスト時に選択コード入力と特定コードとを比較し、一致検出を行うチップ番号比較回路13と、一致検出の場合に本体セルアレイ中に不良セルの不良アドレスを一時的にラッチする不良アドレスラッチ回路5 と、ラッチした不良アドレスを記憶する救済アドレス記憶回路22と、記憶した不良アドレスとアドレス入力とを比較し、一致検出を行う不良アドレス検知回路24と、一致検出の場合に本体セルアレイの出力を救済セルアレイの出力に置き換える出力マルチプレクサ26と具備する。
請求項（抜粋）：
電気的にデータの書き換え可能なMOS構造のメモリセルが行列状に配置され、入力アドレスに応じてメモリセルが選択される第1のメモリセルアレイと、電気的にデータの書き換え可能なMOS構造の救済用メモリセルが行または列の少なくとも一方向に配置され、救済アドレスに応じて救済用メモリセルが選択される第2のメモリセルアレイと、テスト時に第1の書き込み制御信号により書き込み制御され、外部より入力する特定コードを記憶する第1の記憶手段と、テスト時に外部より入力する選択コードと前記第1の記憶手段に記憶された特定コードとを比較し、一致検出により活性化信号を生成する第1の比較手段と、前記活性化信号により活性化制御され、テスト時に前記第1のメモリセルアレイ中に不良が発生した場合にラッチ制御信号によりラッチ制御され、不良アドレスを一時的にラッチする不良アドレスラッチ回路と、テスト時に第2の書き込み制御信号により書き込み制御され、前記ラッチ回路にラッチされた不良アドレスを記憶する第2の記憶手段と、アドレス入力と前記第2の記憶手段に記憶された不良アドレスとを比較し、一致検出により置換制御信号を生成する第2の比較手段と、前記置換制御信号により制御され、前記第1のメモリセルアレイの出力を前記第2のメモリセルアレイの出力に置き換える置換手段と具備することを特徴とする不揮発性半導体記憶装置。
IPC (8件)：
G11C 29/00 603
, G11C 29/00
, G11C 29/00 673
, G01R 1/06
, G01R 31/28
, G11C 16/02
, G11C 16/06
, G11C 17/00
G11C 29/00 603 Z
, G11C 29/00 603 J
, G11C 29/00 603 L
, G11C 29/00 673 Q
, G01R 1/06 E
, G11C 17/00 D
, G11C 17/00 601 Z
, G11C 17/00 639 A
, G11C 17/00 639 B
, G01R 31/28 B
2G011AA01
, 2G011AC31
, 2G011AE03
, 2G132AA09
, 2G132AB01
, 2G132AC03
, 2G132AF02
, 2G132AH04
, 2G132AL09
, 2G132AL26
, 5B003AA05
, 5B003AB05
, 5B003AC00
, 5B003AD03
, 5B003AD04
, 5B003AD08
, 5B003AE01
, 5B003AE02
, 5B003AE04
, 5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD01
, 5B025AD04
, 5B025AD05
, 5B025AD13
, 5B025AD15
, 5B025AD16
, 5B025AE05
, 5L106AA10
, 5L106AA15
, 5L106CC04
, 5L106CC05
, 5L106CC09
, 5L106CC13
, 5L106CC14
, 5L106CC17
, 5L106CC22
, 5L106DD03
, 5L106GG07
