特許

J-GLOBAL ID：201703013075428637

半導体装置

発明者： 渡部 平司 ,  細井 卓治 ,  志村 考功 ,  中村 亮太 ,  中野 佑紀 ,  箕谷 周平 ,  中村 孝 ,  浅原 浩和
出願人/特許権者： ローム株式会社
代理人 (1件)： 特許業務法人あい特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2017-096578
公開番号（公開出願番号）：特開2017-183740
出願日： 2017年05月15日
公開日（公表日）： 2017年10月05日
要約：

【課題】ゲート絶縁膜中への電子トラップを低減し、閾値電圧Vthのシフトを抑制できる半導体装置を提供する。【解決手段】半導体装置1は、SiCエピタキシャル層3を含む。SiCエピタキシャル層3には、ゲート絶縁膜9が形成されている。ゲート絶縁膜9は、SiCエピタキシャル層3側からこの順に積層された下地SiO2層10、AlON膜11および上側SiO2膜12を含む積層構造を有している。ゲート絶縁膜9の上には、ゲート電極13が形成されている。この構造において、AlON膜11は、アモルファスまたは微結晶であり、5%以上40%以下の窒素組成を有している。上側SiO2膜12は、AlON膜11との界面部にAlおよび/またはNを含有し、外部からの電子注入を抑制する。【選択図】図1

請求項（抜粋）：

SiCからなる半導体層と、 前記半導体層に積層された下地SiO2層、5%以上40%以下の窒素組成を有し、前記下地SiO2層に積層されたアモルファスまたは微結晶であるAlON層、および、前記AlON層に積層され、前記AlON層との界面部にAlおよび/またはNを含有し、外部からの電子注入を抑制する上側SiO2層を含む積層構造を有するゲート絶縁膜と、 前記ゲート絶縁膜の上に形成されたゲート電極と、を含む、半導体装置。

IPC (6件)：

H01L 29/78 ,  H01L 29/12 ,  H01L 21/336 ,  H01L 21/283 ,  H01L 21/285 ,  H01L 21/28

FI (7件)：

H01L29/78 652K ,  H01L29/78 652T ,  H01L29/78 653A ,  H01L29/78 658F ,  H01L21/283 C ,  H01L21/285 301 ,  H01L21/28 301A

Fターム (19件)：

4M104AA03 ,  4M104BB01 ,  4M104BB02 ,  4M104BB04 ,  4M104BB05 ,  4M104BB06 ,  4M104BB08 ,  4M104BB09 ,  4M104BB14 ,  4M104BB16 ,  4M104BB18 ,  4M104BB40 ,  4M104CC05 ,  4M104EE03 ,  4M104EE11 ,  4M104EE14 ,  4M104FF13 ,  4M104GG09 ,  4M104GG18

引用特許：

出願人引用 (2件)

• 炭化珪素半導体構造における積層誘電体
  公報種別：公表公報   出願番号：特願2000-568128   出願人：クリーインコーポレイテッド
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平7-001347   出願人：三菱電機株式会社

審査官引用 (1件)

• 炭化珪素半導体構造における積層誘電体
  公報種別：公表公報   出願番号：特願2000-568128   出願人：クリーインコーポレイテッド