特許
J-GLOBAL ID：201903016635795731
メモリアクセス動作中に、メモリの複数のメモリプレーンに同時にアクセスするための装置および方法
発明者：
,
,
出願人/特許権者：
代理人 (2件)：
大菅 義之
, 野村 泰久
公報種別：公開公報
出願番号（国際出願番号）：特願2019-105469
公開番号（公開出願番号）：特開2019-169234
出願日： 2019年06月05日
公開日（公表日）： 2019年10月03日
要約：
【課題】複数のメモリプレーンに対する同時のメモリアクセス動作を実施するための技術を提供する。【解決手段】メモリの第一のプレーンに関連付けられた第一のコマンドおよびアドレス対と、メモリの第二のプレーンに関連付けられた第二のコマンドおよびアドレス対と、を受信するのに応じて、第一および第二のコマンドおよびアドレス対から決定される第一および第二のページ種類に基づいて、第一および第二の読み出し電圧を提供することを含む。第一のGALバスの各GALに、第一の読み出し電圧またはパス電圧のうちの一つを提供するように、第一のGALデコーダ回路を構成することをさらに含むことができる。第二のメモリプレーンに結合された第二のGALバスの各GALに、第二の読み出しレベル電圧信号またはパス電圧信号のうちの一つを提供するように、第二のGALデコーダ回路を構成することをさらに含むことができる。【選択図】図1
請求項（抜粋）：
複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
複数のグローバルアクセス線デコーダ回路であって、前記複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して、前記複数のメモリプレーンのうちの対応する一つに結合され、メモリアクセス動作中に、前記グローバルアクセス線デコーダ回路は、前記対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに読み出しレベル電圧信号を提供し、かつ、前記対応するグローバルアクセス線バスの前記複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される、複数のグローバルアクセス線デコーダ回路と、
複数の読み出しレベル電圧レギュレータ回路であって、前記複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、前記グローバルアクセス線デコーダ回路に結合され、前記読み出しレベル電圧信号を提供するように構成される、複数の読み出しレベル電圧レギュレータ回路と、
前記グローバルアクセス線デコーダ回路に結合され、前記対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路と、
前記複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施するように構成されたコントローラであって、前記同時のメモリアクセス動作中に、前記コントローラは、対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つ以上を制御するように構成され、前記メモリアクセス動作中に、前記コントローラは、個々のページ種類に関連付けられた対応する電圧プロファイルを有する前記対応するパス電圧信号を提供するために、前記パス電圧レギュレータ回路を制御するようにさらに構成された、コントローラと、
を含み、
前記同時のメモリアクセス動作は二つ以上のページ種類を含む
装置。
IPC (4件)：
G11C 16/26
, G11C 16/30
, G11C 11/56
, G11C 16/08
G11C16/26 100
, G11C16/30 120
, G11C11/56 220
, G11C16/08
, G11C16/30
5B225BA02
, 5B225BA19
, 5B225CA08
, 5B225DA03
, 5B225DA04
, 5B225DA05
, 5B225DA09
, 5B225DB02
, 5B225DB03
, 5B225DC03
, 5B225DE04
, 5B225DE06
, 5B225DE20
, 5B225EA01
, 5B225EA05
, 5B225EA07
, 5B225EC06
, 5B225ED07
, 5B225ED10
, 5B225EE04
, 5B225EE17
, 5B225EF23
, 5B225EG04
, 5B225EG08
, 5B225EG14
, 5B225EG16
, 5B225FA02
