半導体記憶装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：伊丹勝
公報種別：公開公報
出願番号（国際出願番号）：特願平11-254674
公開番号（公開出願番号）：特開2001-084784
出願日： 1999年09月08日
公開日（公表日）： 2001年03月30日
要約：

【要約】【課題】センス速度向上を図り、出力バッファの貫通電流抑制条件とハイインピーダンスノイズ低減の条件を独立に最適化できる半導体記憶装置を提供する。【解決手段】メモリセルアレイ11、アドレスの遷移を検知してアドレス遷移検知信号を発生するアドレス遷移検知回路16、アドレスにより選択されてメモリセルアレイ11のデータを読み出す読み出し回路20、読み出されたデータを出力する出力バッファ18、出力バッファ18その他のタイミング制御を行う制御回路17を有し、制御回路17は、アドレス遷移検知信号が発生されてから読み出し回路20が活性状態にある時間を経過してLになるパルス信号を発生し、出力イネーブル信号がLにあり且つ、前記パルス信号がLになってから出力イネーブル信号がHになるまでの間出力バッファ18を活性状態にする内部出力イネーブル信号OES,OESBを発生する。

請求項（抜粋）：

メモリセルアレイと、アドレスの遷移を検知してアドレス遷移検知信号を発生するアドレス遷移検知回路と、前記アドレスにより選択されて前記メモリセルアレイのデータを読み出す読み出し回路と、この読み出し回路により読み出されたデータを出力する出力バッファと、前記アドレス遷移検知信号が発生されてから所定の時間を経過して第1論理になるパルス信号を発生するパルス信号発生回路と、出力イネーブル信号が第1論理にあり且つ、前記パルス信号が第1論理になってから前記出力イネーブル信号が第2論理になるまでの間前記出力バッファを活性状態にする内部出力イネーブル信号を発生する出力バッファ制御回路と、を備えたことを特徴とする半導体記憶装置。

IPC (3件)：

G11C 16/06 , G11C 11/417 , G11C 11/409

FI (3件)：

G11C 17/00 636 B , G11C 11/34 305 , G11C 11/34 354 Q

Fターム (21件)：

5B015HH01 , 5B015JJ04 , 5B015JJ12 , 5B015JJ24 , 5B015KB33 , 5B015KB86 , 5B024AA01 , 5B024AA03 , 5B024AA15 , 5B024BA21 , 5B024BA23 , 5B024BA29 , 5B024CA07 , 5B024CA09 , 5B025AA03 , 5B025AB01 , 5B025AC01 , 5B025AD05 , 5B025AE05 , 5B025AE06 , 5B025AE08

引用特許：

審査官引用 (11件)

特開昭63-292483
特開平4-259997
センスアンプの出力制御回路
公報種別：公開公報出願番号：特願平2-415358 出願人：サムサンエレクトロニクスシーオー.,エルティーディー

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