特許

J-GLOBAL ID：200903094459374850

半導体装置の製造方法

発明者： 最上 徹
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 五十嵐 省三
公報種別：公開公報
出願番号（国際出願番号）：特願平7-049037
公開番号（公開出願番号）：特開平8-222644
出願日： 1995年02月14日
公開日（公表日）： 1996年08月30日
要約：

【要約】【目的】 サリサイド構造とするMOS型半導体装置において、ゲート電極とソース/ドレイン領域との間の電気的短絡を防止し、また、金属シリサイド層の異常形成を防止すること。【構成】 シリコン単結晶基板1にゲート絶縁層5を形成し、この上にポリシリコンよりなるゲート電極6を形成し、このゲート電極6の側壁に絶縁側壁層9を形成し、これらの絶縁側壁層9及びゲート電極6をマスクにしてシリコン単結晶基板1内に不純物拡散層10、11を形成する。この後に、ゲート電極6の一部のみを選択的にエッチング除去する。次に、全面に金属層23を形成して熱処理を行い、ゲート電極6の上部及び不純物拡散層10、11の上部に金属層23の硅化物である金属シリサイド層24a、24bを形成する。そして、金属層23の非硅化物部分のみを選択的にエッチング除去する。

請求項（抜粋）：

シリコン単結晶基板(1)にゲート絶縁層(5)を形成する工程と、該ゲート絶縁層上にポリシリコンよりなるゲート電極(6’)を形成する工程と、該ゲート電極の側壁に側壁絶縁層(9)を形成する工程と、該側壁絶縁層及び前記ゲート電極をマスクにして前記シリコン単結晶基板内に不純物拡散層(10、11)を形成する工程と、該不純物拡散層の形成後に、前記ゲート電極の一部のみを選択的にエッチング除去する工程と、該エッチング除去後に、全面に金属層(23)を形成して熱処理を行い、前記ゲート電極の上部及び前記不純物拡散層の上部に前記金属層の硅化物である金属シリサイド層(24a、24b)を形成する工程と、前記金属層の非硅化物部分のみを選択的にエッチッグ除去する工程とを具備する半導体装置の製造方法。

IPC (7件)：

H01L 21/8238 ,  H01L 27/092 ,  H01L 21/28 301 ,  H01L 21/306 ,  H01L 21/76 ,  H01L 29/78 ,  H01L 21/336

FI (6件)：

H01L 27/08 321 F ,  H01L 21/28 301 T ,  H01L 21/302 P ,  H01L 21/76 M ,  H01L 27/08 321 D ,  H01L 29/78 301 P

引用特許：

審査官引用 (5件)

• 特開平4-196441
  
• 特開平4-101433
  
• 半導体基板の処理方法
  公報種別：公開公報   出願番号：特願平3-287954   出願人：川崎製鉄株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平4-256938   出願人：株式会社東芝
• 電極形成法
  公報種別：公開公報   出願番号：特願平4-226382   出願人：ヤマハ株式会社