特許
J-GLOBAL ID：200903099230140300

半導体記憶装置

発明者：
丹沢 徹

丹沢 徹 について

, 
田中 智晴

田中 智晴 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-098852
公開番号（公開出願番号）：特開平9-288898
出願日： 1996年04月19日
公開日（公表日）： 1997年11月04日
要約：
【要約】【課題】 半導体記憶装置の試験時間の短縮を図ることができ、半導体記憶装置の製造コストの低減に寄与する。【解決手段】 メモリセルアレイと、2本のビット線で共有されてこれらに選択的に接続され、ビット線電圧のセンスとデータラッチを行うセンスアンプ兼ラッチ回路4と、ビット線に選択的に接続されるプリチャージ回路12とを備えた半導体記憶装置において、セル部の動作テストを行うに際し、センスアンプ兼ラッチ回路4を全てのビット線に非接続状態とし、プリチャージ回路12を全てのビット線に接続してビット線に書き込み電圧又は非書き込み電圧を出力させ、選択されたワード線を共有する複数のメモリセルに対して一括に同一データを書き込む。
請求項（抜粋）：
複数本のビット線と複数本のワード線の交差部にメモリセルを配置してなるメモリセルアレイと、ビット線に選択的に接続され、メモリセルのデータを読み出す時にデータに応じたビット線電圧をセンスし、メモリセルにデータを書き込む時に書き込みデータに応じた電圧をビット線に出力するセンスアンプ兼ラッチ回路と、ビット線に選択的に接続され、メモリセルにデータを書き込む時にセンスアンプ兼ラッチ回路に接続されないビット線にメモリセルのデータを変更しない電圧を出力するプリチャージ回路とを備えた半導体記憶装置において、前記メモリセルの動作テストのために、前記センスアンプ兼ラッチ回路を全てのビット線に非接続状態とし、前記プリチャージ回路を全てのビット線に接続して該ビット線に書き込み電圧又は非書き込み電圧を出力させ、選択されたワード線を共有する複数のメモリセルに対して一括に同一データを書き込むモードを有することを特徴とする半導体記憶装置。
IPC (3件)：
G11C 29/00 303 ,  G11C 11/413 ,  G11C 11/401
FI (3件)：
G11C 29/00 303 B ,  G11C 11/34 341 D ,  G11C 11/34 371 A
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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