特許

J-GLOBAL ID：201103042778964064

遅延回路

発明者： 丹沢 徹
出願人/特許権者： 株式会社東芝
代理人 (1件)： 伊丹 勝
公報種別：特許公報
出願番号（国際出願番号）：特願2001-171127
公開番号（公開出願番号）：特開2002-368589
特許番号：特許第3857542号
出願日： 2001年06月06日
公開日（公表日）： 2002年12月20日
請求項（抜粋）：

【請求項1】入力信号を所定時間遅延させた出力信号を出力する遅延回路において、 前記入力信号を入力させ遅延信号を出力する遅延部と、 pMOSトランジスタとnMOSトランジスタを備えて構成されるとともに前記遅延信号を入力させ反転信号を出力するCMOSインバータと、 前記CMOSインバータの前記pMOSトランジスタ側に並列接続された第1及び第2のスイッチング用pMOSトランジスタと前記CMOSインバータの前記nMOSトランジスタ側に並列接続された第1及び第2のスイッチング用nMOSトランジスタとを含み前記CMOSインバータへの電源電圧又は基準電圧の供給をスイッチングするスイッチング用トランジスタと、 前記第2のスイッチング用pMOSトランジスタ及び前記第2のスイッチング用nMOSトランジスタからなるインバータ回路を含んで構成され前記出力信号又はこれと同期して変化する信号をラッチするラッチ部を備え該ラッチ部にラッチされた信号の変化に基づいて前記スイッチング用トランジスタを制御する制御部とを備え、 前記制御部は、 前記入力信号及び前記出力信号がいずれも第一論理となった場合に前記第1及び第2スイッチング用nMOSトランジスタをONにするとともに第1及び第2前記スイッチング用pMOSトランジスタをOFFにし、 前記入力信号及び前記出力信号がいずれも第二論理となった場合に前記第1及び第2スイッチング用pMOSトランジスタをONにするとともに前記第1及び第2スイッチング用nMOSトランジスタをOFFにし、 前記入力信号と前記出力信号が異なる場合には、前記第1及び第2スイッチング用pMOSトランジスタのいずれか一方をONにし前記第1及び第2nMOSトランジスタのいずれか一方を共にONとする制御を実行するように構成されると共に、 前記pMOSトランジスタ又は前記nMOSトランジスタの少なくとも一方は、前記スイッチング用トランジスタのしきい電圧よりも小さい低しきい電圧を有する低しきい電圧トランジスタとされていることを特徴とする遅延回路。

IPC (3件)：

H03K 5/13 ( 200 6.01) ,  H03H 11/26 ( 200 6.01) ,  H03K 19/0944 ( 200 6.01)

FI (3件)：

H03K 5/13 ,  H03H 11/26 B ,  H03K 19/094 A

引用特許：

出願人引用 (3件)

• 遅延回路
  公報種別：公開公報   出願番号：特願平9-306091   出願人：日本電気アイシーマイコンシステム株式会社
• 半導体回路
  公報種別：公開公報   出願番号：特願2000-147447   出願人：株式会社日立製作所
• 半導体ゲート回路
  公報種別：公開公報   出願番号：特願平9-203132   出願人：三菱電機株式会社

審査官引用 (3件)

• 遅延回路
  公報種別：公開公報   出願番号：特願平9-306091   出願人：日本電気アイシーマイコンシステム株式会社
• 半導体回路
  公報種別：公開公報   出願番号：特願2000-147447   出願人：株式会社日立製作所
• 半導体ゲート回路
  公報種別：公開公報   出願番号：特願平9-203132   出願人：三菱電機株式会社