半導体ゲート回路

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-203132
公開番号（公開出願番号）：特開平11-055089
出願日： 1997年07月29日
公開日（公表日）： 1999年02月26日
要約：

【要約】【課題】電源電圧に対する依存性が小さい入出力特性を有しかつスタンバイ状態時におけるリーク電流が低減された半導体ゲート回路を提供する。【解決手段】その出力ノードと電源ノード(1)の間に、しきい値電圧の低いMOSトランジスタ(Pb;Nb)としきい値電圧の絶対値の大きな標準MOSトランジスタ(Pa;Na)を直列に接続する。しきい値電圧の絶対値の大きなMOSトランジスタのゲートへは、このしきい値電圧の小さなMOSトランジスタのゲートへ与える信号よりも位相が進んだ信号を与える。

請求項（抜粋）：

カスケード接続された複数のインバータを含む半導体ゲート回路であって、前記複数のインバータの少なくとも1つのインバータは、第1の入力ノードと、第1の出力ノードと、第1の論理レベルの電圧を供給する第1電源ノードと前記第1の出力ノードとの間に互いに直列に接続される第1導電型の第1および第2の絶縁ゲート型電界効果トランジスタを含み、前記第1の絶縁ゲート型電界効果トランジスタは第1のしきい値電圧を有し、かつ前記第2の絶縁ゲート型電界効果トランジスタは前記第1のしきい値電圧よりも絶対値の小さな第2のしきい値電圧を有し、かつ前記第1および第2の絶縁ゲート型電界効果トランジスタは、前記第1の入力ノードに与えられる信号が第2の論理レベルのときに導通して前記第1の電源ノードと前記第1の出力ノードとの間に電流の流れる経路を形成して第1の論理レベルの信号を出力する、半導体ゲート回路。

IPC (3件)：

H03K 5/13 , H03K 17/687 , H03K 19/0944

FI (3件)：

H03K 5/13 , H03K 17/687 G , H03K 19/094 A

引用特許：

審査官引用 (14件)

特開昭64-069119
特開昭62-190919
特開昭60-247328

全件表示

前のページに戻る