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J-GLOBAL ID：200902198009879001   整理番号：02A0039012

高速システムオンチップ応用のためのボディ結合ハイブリッドトレンチ分離構造をもつ部分的デプリーション型SOI技術

Integrated Systems with New Concepts. Partially Depleted SOI Technology with Body-Tied Hybrid Trench Isolation for High-Speed System-On-a-Chip Application.

著者 (7件)： YAMAGUCHI Y (Mitsubishi Electric Corp., Itami-shi, JPN) ,  IPPOSHI T (Mitsubishi Electric Corp., Itami-shi, JPN) ,  UEDA K (Mitsubishi Electric Corp., Itami-shi, JPN) ,  MASHIKO K (Mitsubishi Electric Corp., Itami-shi, JPN) ,  MAEGAWA S (Mitsubishi Electric Corp., Itami-shi, JPN) ,  INUISHI M (Mitsubishi Electric Corp., Itami-shi, JPN) ,  NISHIMURA T (Mitsubishi Electric Corp., Itami-shi, JPN)
資料名： IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers)  (IEICE Transactions on Electronics (Institute of Electronics, Information and Communication Engineers))
巻： E84-C  号： 12  ページ： 1735-1745  発行年： 2001年12月01日 
JST資料番号： L1370A  ISSN： 0916-8524  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： SOI技術の利点を有効に生かすためにはその構造から来る本質的...

シソーラス用語： *SOI構造 ,...

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分類 (1件)： プリント回路  (NA05040O)

引用文献 (15件)：

• DENNARD, R. H. Design of ion-implanted MOS-FET's with very small physical dimensions. IEEE J. Solid-State Circuits. 1974, 9, 256-268
• COLINGE, J. P. Silicon-on insulator technology: Materials to VLSI. 1991
• YAMAGUCHI, Y. A high-speed 0.6μm 16K CMOS gate array on a thin SIMOX film. IEEE Trans. Electron Devices. 1993, ED-40, 179-186
• YAMAGUCHI, Y. Low-voltage operation of a high-resistivity load SOI SRAM cell by reduced back-gate-bias effect. IEICE Trans. Electronics. 1995, E78-C, 7, 812-817
• HIRANO, Y. Impact of 0.10μm SOI CMOS with body-tied hybrid trench isolation structure to break through the scaling crisis of silicon technology. IEDM Tech. Dig. 2000, 467-470

タイトルに関連する用語 (5件)： システムオンチップ ,  応用 ,  ボディ ,  トレンチ ,  SOI技術