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J-GLOBAL ID：200902114377893970   整理番号：01A0452521

システムLSIの設計技術と設計自動化 リセット機能を持つ順序回路に対するテスト系列圧縮法

Design Technologies and Design Automation of Electronic Systems. Test Sequence Compaction Method for Sequential Circuits with Reset States.

著者 (3件)： 樋上喜信 (愛媛大 工) ,  高松雄三 (愛媛大 工) ,  樹下行三 (大阪学院大 情報)
資料名： 情報処理学会論文誌  (IPSJ Journal)
巻： 42  号： 4  ページ： 1036-1044  発行年： 2001年04月15日 
JST資料番号： Z0778A  ISSN： 0387-5806  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： テスト系列に対して故障シミュレーションを行い,置換候補となる...

シソーラス用語： *順序回路 ,...

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分類 (3件)： CAD,CAM  (JE10000A) ,  固体デバイス計測・試験・信頼性  (NC03040G) ,  論理回路  (NC05070B)

引用文献 (15件)：

• CORNO, F. New Static Compaction Techniques of Test Sequences for Sequential Circuits. Proc. European Design and Test Conf. 1997, 37-43
• GUO, R. On Speed-Up Vector Restoration Based Static Compaction of Test Sequences for Sequential Circuits. Proc. Asian Test Symp. 1998, 467-471
• HSIAO, M. S. Fast Algorithms for Static Compaction of Sequential Circuit Test Vectors. Proc. VLSI Test Symp. 1997, 188-195
• HSIAO, M. S. Fast Static Compaction Algorithms for Sequential Circuit Test Vectors. IEEE Trans. Comput. 1999, 48, 311-322
• LAMBERT, T. J. Methods for Dynamic Test Vector Compaction in Sequential Test Generation. Proc. VLSI Design Conf. 1996, 166-169

タイトルに関連する用語 (7件)： システムLSI ,  設計 ,  設計自動化 ,  リセット ,  順序回路 ,  テスト ,  系列