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J-GLOBAL ID：200902143795509965   整理番号：96A0604502

組合せ回路の微小なゲート遅延故障に対するテストとその生成法

Tests for Small Gate Delay Faults in Combinational Circuits and Their Generation.

著者 (4件)： 高橋寛 (愛媛大 工) ,  渡部崇史 (愛媛大 工) ,  松永敏幸 (愛媛大 工) ,  高松雄三 (愛媛大 工)
資料名： 電子情報通信学会論文誌 D-1  (IEICE Transactions on Information and Systems, Pt.1 (Japanese Edition))
巻： 79  号： 6  ページ： 361-370  発行年： 1996年06月 
JST資料番号： S0757B  ISSN： 0915-1915  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 各ゲートに一定の遅延を仮定した組合せ回路を考える。本論文では...

シソーラス用語： 組合せ回路 ,...
準シソーラス用語： 遅延故障

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分類 (1件)： 固体デバイス計測・試験・信頼性  (NC03040G)

引用文献 (18件)：

• BARZILAI, Z. Comparison of AC selftesting procedures. Proc. ITC. 1983, 89-94
• SMITH, G. L. Model for delay faults based upon paths. Proc. ITC. 1985, 342-349
• PRAMANICK, A. K. On the detection of delay faults. Proc. ITC. 1988, 845-856
• PARK, E. S. An efficient delay test generation system for combinational logic circuits. Proc. 27th DAC. 1990, 522-528
• MAHLSTEDT, U. DELTEST: Deterministic test generation for gate delay faults. Proc. ITC. 1993, 972-980

タイトルに関連する用語 (4件)： 組合せ回路 ,  ゲート ,  遅延故障 ,  テスト