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J-GLOBAL ID：201202214997718060   整理番号：12A1064378

論理BISTの電力低減手法と評価

An Evaluation of Low Power BIST Method

著者 (10件)： 佐藤康夫 (九州工大) ,  佐藤康夫 (JST-CREST) ,  WANG Senling (九州工大) ,  WANG Senling (JST-CREST) ,  加藤隆明 (九州工大) ,  加藤隆明 (JST-CREST) ,  宮瀬紘平 (九州工大) ,  宮瀬紘平 (JST-CREST) ,  梶原誠司 (九州工大) ,  梶原誠司 (JST-CREST)
資料名： 電子情報通信学会技術研究報告  (IEICE Technical Report (Institute of Electronics, Information and Communication Engineers))
巻： 112  号： 102(DC2012 9-16)  ページ： 33-38  発行年： 2012年06月15日 
JST資料番号： S0532B  ISSN： 0913-5685  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 日本語 (JA)

抄録/ポイント： 論理BISTのテスト時電力は通常のスキャンテストよりも高く電力低減が必要であるが,発生パターンのランダム性から,その制御は必ずしも容易ではない。またテスト時電力は,スキャン入力パターンが引き起こす電力,キャプチャ時の電力,及びスキャン出力パターンが引き起こす電力と分類でき,各々そのメカニズムが異なる。提案手法はスキャンパターンの変形回路とテスト時の制御により,故障検出率の低下が殆どなく,大幅な電力低減が可能であることを示す。(著者抄録)

シソーラス用語： *BIST ,  *論理 ,  故障検出 ,  電力 ,  回路試験 ,  数学的性質 ,  起電力 ,  型紙
準シソーラス用語： スキャンテスト ,  テスト ,  パターン ,  メカニズム ,  ランダム性 ,  検出率 ,  *電力低減

分類 (2件)： 電気量制御  (IC03020F) ,  エネルギー消費・省エネルギー  (LD01000B)

引用文献 (17件)：

• International Technology Roadmap for Semiconductors, 2011 Edition. http://www.itrs.net/. 2011
• GIRARD, P. Power-Aware Testing and Test Strategies for Low Power Devices. 2010
• GERSTENDORFER, S. Minimized Power Consumption for Scan-Based BIST. Proc. Int'l Test Conf., 1999. 1999, 77-84
• HERTWIG, A. Low Power Serial Built-In Self-Test. Proc. European Test Workshop, 1998. 1998, 49-53
• WHETSEL, L. Adapting Scan Architecture for Low Power Operation. Proc. Int'l Test Conf., 2000. 2000, 863-872

タイトルに関連する用語 (5件)： 論理 ,  BIST ,  電力低減 ,  手法 ,  評価