特許

J-GLOBAL ID：201303063797268968

半導体装置およびその製造方法

発明者： 武田 晃一 ,  野村 昌弘 ,  竹内 潔 ,  若林 整 ,  山上 滋春 ,  黄 俐昭 ,  寺島 浩一 ,  田中 克彦 ,  田中 聖康
出願人/特許権者： 日本電気株式会社
代理人 (3件)： 宮崎 昭夫 ,  石橋 政幸 ,  緒方 雅昭
公報種別：特許公報
出願番号（国際出願番号）：特願2006-514076
特許番号：特許第4997969号
出願日： 2005年05月25日
請求項（抜粋）：

【請求項1】 一対の第1及び第2駆動トランジスタと一対の第1及び第2負荷トランジスタと一対の第1及び第2アクセストランジスタを備えたSRAMセル単位を有する半導体装置であって、 前記トランジスタはそれぞれ、基体平面に対して上方に突起した半導体層と、この半導体層を跨ぐようにその上部から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体層の間に介在するゲート絶縁膜と、前記半導体層に設けられた一対のソース/ドレイン領域を有し、 前記第1及び第2駆動トランジスタはそれぞれ、前記負荷トランジスタ及び前記アクセストランジスタの少なくとも一方の各トランジスタのチャネル幅より広いチャネル幅を有し、 前記第1及び第2駆動トランジスタはそれぞれ、前記の各アクセストランジスタのチャネル幅より広いチャネル幅を有し、 前記第1及び第2駆動トランジスタ並びに前記第1及び第2アクセストランジスタはそれぞれ、前記の各負荷トランジスタのチャネル幅より広いチャネル幅を有し、 前記SRAMセル単位内の前記トランジスタを構成する半導体層はそれぞれ、その長手方向が第1方向に沿って配置され、 第1方向に隣接するSRAMセル単位間において、互いに対応するトランジスタ間のいずれにおいても、一方のトランジスタの半導体層の第1方向に沿った中心線上に他方のトランジスタの半導体層が配置されている半導体装置。

IPC (2件)：

H01L 27/11 ( 200 6.01) ,  H01L 21/8244 ( 200 6.01)

FI (1件)：

H01L 27/10 381

引用特許：

審査官引用 (4件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2001-176453   出願人：株式会社日立製作所
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願2001-224740   出願人：株式会社東芝
• 集積半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願2002-026278   出願人：株式会社日立製作所
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願2003-375851   出願人：株式会社東芝

引用文献：

審査官引用 (2件)

• Static noise margin of the full DG-CMOS SRAM cell using bulk FinFETs (Omega MOSFETs)
• A functional FinFET-DGCMOS SRAM cell