半導体記憶装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：小川勝男 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-176453
公開番号（公開出願番号）：特開2002-368135
出願日： 2001年06月12日
公開日（公表日）： 2002年12月20日
要約：

【要約】【課題】従来の低電圧動作を目的としたSRAMメモリセルでは、メモリセルを構成するMOSトランジスタのしきい値を下げるとメモリセルの動作マージンであるスタティックノイズマージンが減少するという問題があった。【解決手段】周辺回路電源線4の電源電圧Vddより高い電圧Vdd'を、メモリセル電源線4からメモリセルの電源電圧としてメモリセルアレイ30に供給する構成とする。【効果】駆動MOSトランジスタのコンダクタンスが大きくなることから、スタティックノイズマージンを低下させることなくメモリセル内のMOSトランジスタのしきい値を下げられると共に、駆動MOSトランジスタと転送MOSトランジスタのゲート幅の比を1とすることができメモリセル面積を小さくなる。

請求項（抜粋）：

Nチャネル型の第1及び第2の駆動MOSトランジスタおよびNチャネル型の第1及び第2の転送MOSトランジスタと、Pチャネル型の第1及び第2の負荷MOSトランジスタにより構成されたスタティック型のメモリセルが半導体基板上にアレイ状に形成され、上記駆動MOSトランジスタのソース電極が第1動作電位点に接続され、上記第1及び第2の負荷MOSトランジスタのソース電極が第2動作電位点に接続された半導体記憶装置であって、上記第1動作電位点と第2動作電位点との間の電位差を第1の電位差、上記第1及び第2の転送MOSトランジスタのゲート電極に印加されるハイレベル電位と第2動作電位点との電位差を第2の電位差としたとき、上記メモリセルを動作させている状態では上記第1の電位差を上記第2の電位差よりも大きい電位とすることを特徴とした半導体記憶装置。

IPC (7件)：

H01L 21/8244 , G11C 11/41 , G11C 11/412 , G11C 11/413 , H01L 27/10 461 , H01L 27/10 481 , H01L 27/11

FI (6件)：

H01L 27/10 461 , H01L 27/10 481 , H01L 27/10 381 , G11C 11/34 335 A , G11C 11/34 A , G11C 11/40 301

Fターム (15件)：

5B015HH03 , 5B015JJ02 , 5B015JJ11 , 5B015KA13 , 5B015KB72 , 5B015KB74 , 5B015PP02 , 5B015QQ03 , 5F083BS03 , 5F083BS15 , 5F083BS27 , 5F083GA05 , 5F083GA09 , 5F083LA01 , 5F083ZA12

引用特許：

審査官引用 (10件)

データ保持回路
公報種別：公開公報出願番号：特願平8-273252 出願人：松下電器産業株式会社
半導体記憶装置
公報種別：公開公報出願番号：特願平8-339345 出願人：株式会社東芝
半導体集積回路
公報種別：公開公報出願番号：特願平11-182902 出願人：株式会社日立製作所

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