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J-GLOBAL ID：201602215430473275   整理番号：16A0215032

各種遅延量のゲート遅延故障の診断法

Diagnosis Methods for Gate Delay Faults with Various Amounts of Delays

著者 (5件)： HIGAMI Yoshinobu (Graduate School of Sci. and Engineering, Ehime Univ.) ,  WANG Senling (Graduate School of Sci. and Engineering, Ehime Univ.) ,  TAKAHASHI Hiroshi (Graduate School of Sci. and Engineering, Ehime Univ.) ,  KOBAYASHI Shin-ya (Graduate School of Sci. and Engineering, Ehime Univ.) ,  SALUJA Kewal K. (Univ. of Wisconsin - Madison)
資料名： IPSJ Transactions on System LSI Design Methodology (Web)  (IPSJ Transactions on System LSI Design Methodology (Web))
巻： 9  ページ： 13-20 (J-STAGE)  発行年： 2016年 
JST資料番号： U0110A  ISSN： 1882-6687  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 最新のディジタル回路を解析する目的に対して,遅延故障の有効な診断法を開発する必要がある。本稿では,故障辞書法を使ったゲート遅延故障の診断法について報告した。故障辞書は故障シミュレーションにより作り,特別な遅延量のために作るものであるが,診断している回路中の遅延量が故障シミュレーション中想定した遅延とは異なるときでも,それを使う提案した方法は候補になる故障を間違いなく導くことができる。本稿で筆者等は,シングルゲート遅延故障とダブルゲート遅延故障の存在を診断することを目標とした。ベンチマーク回路での実験結果から,この提案した方法の有効性を示した。

シソーラス用語： *遅延特性 ,  ゲート【半導体】 ,  *故障診断 ,  ディジタル回路 ,  計算機シミュレーション ,  回路 ,  ベンチマーク回路 ,  計算機利用 ,  利用
準シソーラス用語： *ゲート遅延 ,  ダブルゲート ,  故障シミュレーション

分類 (2件)： 固体デバイス計測・試験・信頼性  (NC03040G) ,  半導体集積回路  (NC03162T)

引用文献 (12件)：

• [1] Chen, Y., Kuo, M. and Liou, J.: Diagnosis Framework for Locating Failed Segments of Path Delay Faults, Proc. Int. Test Conf., pp.1-8 (2005).
• [2] Dastidar, J.G. and Touba, N.A.: Adaptive Techniques for Improving Delay Fault Diagnosis, Proc. VLSI Test Symp., pp.168-172 (1999).
• [3] Girard, P., Landrault, C. and Pravossoudovitch, S.: A Novel Approach to Delay-Fault Diagnosis, Proc. Design Automation Conf., pp.357-360 (1992).
• [4] Higami, Y., Takahashi, H., Kobayashi, S. and Saluja, K.K.: Diagnosis of Gate Delay Faults in the Presence of Clock Delay Faults, IEEE Computer Society Annual Symp. on VLSI, pp.320-325 (2014).
• [5] Jha, N. and Gupta, S.: Testing of Digital Systems, Cambridge University Press (2003).

タイトルに関連する用語 (4件)： 遅延量 ,  ゲート ,  遅延故障 ,  診断法